【課題】製造工程全体の工程数を減少して生産時間を短縮することができるフラッシュメモリ混載マイコン及びその検査方法を提供する。
【解決手段】フラッシュメモリ部のゲートストレステストモードをマイコンのバーインテストモード時に同時活性するために、バーイン工程時に同時にフラッシュメモリ部のゲートストレス印加を行なった後に、バーイン後の閾値選別Ｔｐ１３を含む動作速度テストを行なうことにより、ゲートストレス印加をマイコンのバーイン工程時に同時実施することを可能とし、独立したゲートストレス印加工程を省略する。 （もっと読む）

【課題】 ＳＲＡＭに含まれている複数のメモリセルに格納されるデータによって変化するリーク電流の最大値を効率的に求めることができるリーク電流測定方法を提供する。
【解決手段】 このリーク電流測定方法は、電源投入後にＳＲＡＭに流れるリーク電流を測定することにより、第１の測定値を得るステップ（ａ）と、複数のメモリセルに第１のデータパターンを格納してＳＲＡＭに流れるリーク電流を測定することにより、第２の測定値を得るステップ（ｂ）と、複数のメモリセルに第１のデータパターンと相補的な第２のデータパターンを格納してＳＲＡＭに流れるリーク電流を測定することにより、第３の測定値を得るステップ（ｃ）と、第１の測定値と第２の測定値と第３の測定値とに基づいて、ＳＲＡＭに流れるリーク電流の最大値を算出するステップ（ｄ）とを具備する。 （もっと読む）

【課題】 試験対象の性能向上にともなう試験コストの増大を防ぐことが可能なＩＣ試験装置を提供する。
【解決手段】 ＩＣ試験装置は、被試験ＩＣ１と複数のデータ伝送経路で接続され、被試験ＩＣ１へテストデータを送信するマスター試験ＩＣ２と、被試験ＩＣ１が良品か不良品かを判定する良品判定部３とを備え、マスター試験ＩＣ２は、被試験ＩＣ１へ送信したテストデータと、被試験ＩＣ１から受信した、テストデータに対する応答データとに基づいて、テストデータおよび応答データが伝送されたデータ伝送経路における被試験ＩＣ１のデータ伝送機能の良否を判定し、良品判定部３は、少なくともマスター試験ＩＣ２の判定結果に基づいて被試験ＩＣ１が良品か不良品かを判定し、マスター試験ＩＣ２は、良品判定部３によって過去に良品と判定された被試験ＩＣ１であるか、または他の試験で良品と判定された被試験ＩＣ１である。 （もっと読む）

【課題】 ウエハ上に形成されるトランジスタの特性ばらつきを測定する回路の面積効率を向上させる。
【解決手段】 ｍ×ｎ個のセル回路２がマトリックスに配置されている。各セル回路２は、それぞれ第１および第２のトランジスタを含んで構成される。制御回路３は、セル回路マトリックスの行ごとに対応するセル回路２を制御する。制御回路４は、セル回路マトリックスの列ごとに対応するセル回路２を制御する。各セル回路２において、第１のトランジスタの特性を測定するときは、第２のトランジスタがスイッチとして使用され、第２のトランジスタの特性を測定するときは、第１のトランジスタがスイッチとして使用される。 （もっと読む）

【課題】特定のアドレスをリフレッシュ対象とするリフレッシュ動作を短期間で繰り返し行いつつ特定アドレスのリフレッシュ動作に伴う不良の解析を行う方法を提供すること。
【解決手段】 リフレッシュカウンタ２０のカウンタ出力１０４が特定のアドレスに関連した特定値となった際に、カウンタ制御部１０を用いて、リフレッシュカウンタ２０のカウント機能を停止させてカウンタ出力１０４を特定値に固定する。それにより、特定のアドレスがリフレッシュ対象に含まれる状態を維持して、当該状態にて不良発生原因を解析する。 （もっと読む）

【課題】内部集積回路の試験動作を行うとともに、不純物濃度を電気特性で確認する半導体装置を提供する。
【解決手段】ウェハ１００上には、半導体集積回路が形成されているチップ１０１とスクライブ領域１０２を交互に繰り返し形成する。スクライブ領域１０２上にはマスク合わせや寸法測定を行うためのパターンとともに、試験動作用パッド１０５、不純物測定ＴＥＧ１０４を配置する。不純物測定ＴＥＧ１０４は不純物の濃度、深さを確認出来るモジュールであり、試験動作用パッド１０５とはスイッチ１０６を介して接続する。試験動作用パッド１０５は、半導体装置１０１の内部回路１０７とヒューズ１０８、スイッチ１０９を介して接続している。スイッチ１０６、１０９の切り替えによって、試験動作用パッド１０５から不純物測定ＴＥＧと内部集積回路１０７の電気特性を測定する。スイッチ１０６、１０９は、スイッチ制御回路１１０の信号により切り替えを行う。 （もっと読む）

【課題】DRAMにおいて、データ保持時間がランダム・テレグラフ・ノイズ的に変化してリテンション不良となる、いわゆるVariable Retention Time（VRT）不良をスクリーニングする。
【解決手段】データ保持機能を調べるポーズ・リフレッシュ試験を、チップ全面全ビットにおいて、最適化された回数分繰り返すことで、データ保持能力のランダムな経時変化に起因したリテンション不良を生じる可能性のあるビットをスクリーニングする。 （もっと読む）

【課題】 回路を起動するための起動電流発生手段が正常であるか否かの判定テストをロジックテストの一部に組み込み、起動回路の検査用パッドを不要にする。
【解決手段】 電源投入などの起動時および異常動作時に、回路を起動または再起動するための起動電流を発生する起動電流発生手段２１と、起動電流発生手段２１の起動電流を検出して起動電流発生手段２１が正常か否かを示す２値のロジック信号として検出信号を出力する起動電流検出手段３と、外部から制御可能なロジック部５の内部信号（２値の選択信号）に基づいて、この起動電流検出手段３からの出力（検出信号）とロジック部５からの出力とのいずれかを選択して同一の端子６に出力可能とする信号選択手段４とを有している。 （もっと読む）

【課題】 半導体装置を試験する半導体試験装置を検証するための半導体装置において、素子を物理的に破壊せずに電気的に不良素子を設け半導体試験装置の検証後スペア領域の素子をスペア素子として使用することができるようにする。
【解決手段】 素子領域２には複数の素子が形成され、スペア領域３には素子領域２の素子と切替えられる素子が形成されている。切替え回路４は素子領域２の一部の素子をスペア領域３の素子に切替える。状態設定回路５はスペア領域３の素子の状態を元の状態に戻すことができるように電気的に所定の状態に設定し、不良素子を発生させる。半導体試験装置の検証を行うときは素子領域２の素子をスペア領域３の素子に切替え、スペア領域３の素子を電気的に所定の状態にし、故意に不良素子を発生させる。そして意図する位置で不良素子が検出されたかによって半導体試験装置の検証を行う。検証が終了するとスペア領域３の素子を元の状態に戻す。 （もっと読む）

【課題】簡易な構成で、被試験デバイスのジッタ耐力を試験するループバック試験を精度よく行う。
【解決手段】被試験デバイスを載置するパフォーマンスボードと、被試験デバイスを試験する試験信号を生成し、被試験デバイスが出力する出力信号に基づいて、被試験デバイスの良否を判定する本体部と、本体部とパフォーマンスボードとの間に設けられ、本体部と被試験デバイスとの間で信号の授受を行うピンエレクトロニクスと、ピンエレクトロニクスを介さずに出力信号を受け取り、受け取った出力信号に確定ジッタを印加したループ信号を、ピンエレクトロニクスを介さずに、被試験デバイスの入力ピンに入力する確定ジッタ印加部と、被試験デバイスの入力ピンに、ピンエレクトロニクスが出力する試験信号、又は確定ジッタ印加部が出力するループ信号のいずれを供給するかを切り換えるスイッチ部とを備える試験装置を提供する。 （もっと読む）

【課題】 フラッシュメモリセルのカップリング比を高精度で検出する。
【解決手段】 ダミーメモリセルトランジスタ（ＭＣＴ）およびフローティングゲートとコントロールゲートが短絡された参照フローティングゲートトランジスタ（ＤＴ）のゲートを充放電して、直流電流をそれぞれ検出して、これらのトランジスタ（ＭＣＴ，ＤＴ）のゲート容量を算出する。この算出したゲート容量に基づいて、ゲートカップリング比αｃｇを算出する。 （もっと読む）

【課題】 品質の向上を実現可能な半導体装置およびその検査方法を提供する。
【解決手段】 ある検査工程において、被測定デバイス４０のスタンバイ電流値をＩＣ検査装置４１で測定し、その測定したスタンバイ電流値を被測定デバイス４０が備えた不揮発性メモリ１２に書き込んでおき、その後の別の検査工程において、被測定デバイス４０のスタンバイ電流値を例えば別のＩＣ検査装置４１で測定した際に、その測定データと前記不揮発性メモリ１２に書き込んでおいたデータを読み出すことで得た測定データとを相対的に比較することで、複数の検査工程にまたがるスタンバイ電流値の変化を検証することが可能となる。 （もっと読む）

【課題】 Ｘドライバの駆動電流の測定とファンクションの測定を容易に切替えることができ、かつ精度良くＸドライバのファンクション測定を行うことができるようにする。
【解決手段】 電流ドライバ３の夫々の出力端子Ｖｏには、電源電圧Ｖｄｄにプルアップされた抵抗Ｒと接続されたスイッチ４が結合されている。スイッチ４は、例えばＭＯＳトランジスタで、そのゲートにはモード切替端子Ｖｓｗからの測定モード切替信号ＭＯＤが入力されて測定モード時にオンするようになっている。
スイッチ４がオンになることによって、電流ドライバ３に駆動電流Ｉｏが流れる場合には出力端子Ｖｏはほぼ接地電位となる。一方、電流ドライバ３に駆動電流が流れない場合には出力端子Ｖｏは電源電圧Ｖｄｄとなる。従って、電圧測定部５が取り込んだ複数の２値信号を組み合わせてファンクションなどを検査することができる。 （もっと読む）

【課題】ＴＦＴアレイの保持容量の保持特性試験において高速な測定方法を提供する。
【解決手段】保持容量と、それにデータ線を接続するためのスイッチング用トランジスタと、該トランジスタの動作を制御するゲート線を備える複数の画素回路を備えたＴＦＴアレイで、少なくとも第１と第２と第３と第４の画素回路を備え、充電後所定の保持時間経過した第１の画素回路の保持容量の電荷を測定してから、まだ充電されてない第３の画素回路の保持容量に充電し、充電後所定の保持時間経過した第２の画素回路の保持容量の電荷を測定してから、まだ充電されてない第４の画素回路の保持容量に充電し、第３の画素回路の保持容量を充電してから、所定の保持時間経過後に第３の画素回路の保持容量の電荷を測定し、第４の画素回路の保持容量を充電してから、所定の保持時間経過後に第４の画素回路の保持容量の電荷を測定する測定方法。 （もっと読む）

【課題】低周波のノイズによる影響を低減し精度の向上を図ることができるＡ／Ｄ変換回路とその変換誤差測定回路を提供する。
【解決手段】ディジタル信号発生回路２０において、例えばＡ／Ｄ変換のクロックサイクル毎といった比較的速いサイクルでディジタル信号Ｓ２０の２つの値が切り替えられ、この２つの値にそれぞれ対応してＡ／Ｄ変換回路１６から出力されるディジタル変換後の残差信号Ｓ１６の差分Ｓ３３が、減算回路３３において検出される。更に、この差分Ｓ３３と理想値Ｓｄとのズレが減算回路３４において検出され、この検出結果が平均化回路３５において平均化されることにより、変換誤差の測定結果Ｓ３５が得られる。これにより、残差信号Ｓ１６の差分Ｓ３３において、ディジタル信号発生回路２０の切り替えサイクルよりもゆっくり変化する低周波のノイズ成分を相殺することができる。 （もっと読む）

【課題】静止電源電流の測定に必要な半導体集積回路の内部状態の設定を容易化し、記憶装置、論理回路群ともに所望の状態に設定可能にする。
【解決手段】論理回路群３０２は記憶装置３０１に読み出し制御信号３０３を入力して記憶装置３０１よりデータを読み出すとともに記憶装置３０１に書き込み制御信号３０４を入力して記憶装置３０１にデータを書き込む。
その際、記憶装置３０１のデータ書き換えを制御する制御信号３０８を設け、一旦設定した記憶装置３０１のデータが論理回路群３０２の内部状態設定動作によって書き換えられない構成とし、記憶装置３０１の内部状態設定と論理回路群３０２の内部状態設定を独立して実行する。 （もっと読む）

本発明に係る雑音検出測定回路は、信号処理を行う複数の回路ブロックからなる半導体集積回路内部に埋め込み分散配置して、電源／グラウンド雑音波形および空間分布を捕捉できるものであり、ＣＭＯＳ半導体集積回路の製造プロセスにより形成され、電源／グラウンド配線の雑音検出回路は、ソースフォロワと選択読み出しスイッチ及びソース接地アンプで構成される。ＭＯＳトランジスタ６個程度で構成でき、小型で、スタンダードセル方式の論理ゲート回路と同程度の面積で十分にレイアウト配置が行える。雑音検出回路の出力信号は、前記ソース接地アンプの出力電流を電流バス配線に接続し、電流増幅して外部抵抗負荷回路を駆動して読み出す。電流バス配線には、複数の雑音検出回路を並列に接続できるものとし、選択的に読み出すことで、大規模集積回路内の多点雑音測定を行う。
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