【課題】実測とシミュレーション結果に不一致が生じた場合に、不一致を生じている経路数だけでなく、不一致の時間的な大小を評価する。
【解決手段】本発明では、回路の後方追跡により抽出した故障候補から、候補の出力側に存在するスキャン回路（ＳＦＦ）までの故障伝搬経路を、デジタル信号が伝搬する際に費やす遅延時間を求め、実測のテスト結果が不合格である経路の遅延が、合格である経路よりも大きい故障候補を、真の故障であると判定し、その大小関係に逆転（不一致）が生じた場合は、その時間的な逆転が統計的に小さい故障候補を、真の故障であると判定する。遅延が大きい経路は、それが小さい経路に比べて回路動作における時間的なマージンが小さく、遅延故障が発生した場合にテスト結果が不合格になりやすい。そのため、実測のテスト結果の合格／不合格と遅延時間の大小が上記に従う故障候補は、真の故障である可能性が高い。 （もっと読む）

【課題】本発明は、高周波プローブを要さずにジッタ測定が可能なオンチップジッタデータ取得回路を提供することを目的とする。
【解決手段】本発明に係るオンチップジッタデータ取得回路１は、クロック信号を、遅延量選択信号で選択可能な複数の遅延量のいずれか１つの遅延量で遅延する可変遅延部１０と、クロック信号の位相と、可変遅延部で遅延されたクロック信号の位相とを比較して、位相比較信号を生成する位相比較信号生成部２０と、位相比較信号を所定の期間に亘り取得する位相比較信号取得部３０と、を有することを特徴とする。 （もっと読む）

【課題】３相以上の多相交流電源に瞬時電圧低下を生じたときに行う復旧処理を迅速に行い、且つシステム全体のコンパクト化を図ることを目的とする。
【解決手段】本発明の半導体試験システムは、３相以上の多相交流電源２から電源の供給を受けて動作する複数の半導体試験装置３を備える半導体試験システム１であって、多相交流電源２の全ての相について瞬時電圧低下が生じているか否かを１または複数個で検出する瞬低検出装置１５と、瞬時電圧低下を検出した瞬低検出装置１５から瞬時電圧低下を検出していない半導体試験装置３に対して瞬時電圧低下が発生したことを示す瞬低発生通知を出力するためのネットワーク４と、を備える構成としている。 （もっと読む）

【課題】試験装置を精度良く調整する。
【解決手段】被試験デバイスを試験する試験装置であって、被試験デバイスへ試験信号を供給する供給部と、供給部から出力される信号の直流電圧を測定する測定部と、供給部から予め定められた周期信号を出力させた場合における測定部に測定される周期信号電圧に基づき、立上りエッジを出力する場合の供給部の出力時間と立下りエッジを出力する場合の供給部の出力時間との時間差である出力時間差を算出する第１算出部と、を備える試験装置を提供する。 （もっと読む）

【課題】異常検出回路が異常を検出したときに迅速且つ確実に異常処理を行うことを目的とする。
【解決手段】複数の下位モジュール４とこれらの下位モジュール４の制御を行う上位モジュール３との間をバス２により接続した異常通知システム１は、下位モジュール４から上位モジュール３に割込み信号を出力するシリアル伝送経路５と、下位モジュール４に備えられ、複数の異常検出回路２０が異常を検出したことを示す異常情報に下位モジュール４を特定するモジュール特定情報を付加した複数ビットの出力情報をパラレルデータからシリアルデータに変換してシリアル伝送経路５に出力するパラレルシリアル変換部２４と、上位モジュール３に備えられ、シリアル伝送経路５から入力した出力情報をシリアルデータからパラレルデータに変換して異常情報およびモジュール特定情報を得るシリアルパラレル変換部１２と、を備える。 （もっと読む）

【課題】比較する遅延素子群の最小単位数を少なくすることができ、遅延素子のテスタの検査精度を向上することができる遅延素子のテスト制御装置を提供することを目的とする。
【解決手段】複数の遅延素子を直列接続した遅延回路１３に設けられ、直列接続した遅延素子を等分数に分割しておき、等分数に分割した後のそれぞれの遅延素子群からの出力信号をセレクタ２０により選択的に切り替えて出力し、選択された信号同士がなす差分量が所定の時間を超えるか否かを判定回路１７により判定する。 （もっと読む）

【課題】簡易なテスタにより被試験デバイスの試験を行うことができる試験方法を提供することを課題とする。
【解決手段】各々が記憶回路を有する複数の被試験デバイス（２１１〜２１４）の試験方法であって、試験パタンが前記複数の被試験デバイスの記憶回路に分割されて記憶されており、前記複数の被試験デバイスの記憶回路から試験パタン（ＤＴ０〜ＤＴ３）を読み出して、前記読み出した複数の被試験デバイスの試験パタンを併合して前記複数の被試験デバイスに同じ試験パタン（ＰＴＮ０〜ＰＴＮ３）を供給する試験パタン読み出しステップと、前記供給された同じ試験パタンを用いて前記複数の被試験デバイスを同時に試験する試験ステップとを有する試験方法が提供される。 （もっと読む）

【課題】セット電源の性能を柔軟にエミュレート可能な電源装置を提供する。
【解決手段】電圧源１０は、基準電圧Ｖ_ＲＥＦに応じた電圧レベルに一致するように安定化される電源電圧Ｖ_ＯＵＴを生成し、ＤＵＴ１に供給する。電流検出回路２０は、ＤＵＴ１に流れる出力電流Ｉ_ＯＵＴに応じた検出電圧Ｖｍを生成する。基準電圧生成回路３０が生成する基準電圧Ｖ_ＲＥＦは、初期状態において入力電圧Ｖ_ＩＮに応じた初期電圧レベルをとり、出力電流Ｉ_ＯＵＴが流れると、初期電圧レベルから検出電圧Ｖｍに応じた第１電圧幅だけシフトした第１電圧レベルＶ_Ｌ１に遷移する。続いて基準電圧Ｖ_ＲＥＦは、初期電圧レベルから検出電圧Ｖｍに応じた第２電圧幅だけシフトした第２電圧レベルＶ_Ｌ２に遷移する。 （もっと読む）

【課題】試験信号の立上りエッジおよび立下りエッジのそれぞれに個別にジッタを印加することができる。
【解決手段】被試験デバイスを試験する試験装置であって、第１パルス信号のタイミングにおいて試験信号を立上げ、第２パルス信号のタイミングにおいて試験信号を立下げる波形成形部と、試験信号に重畳すべきジッタを発生するジッタ発生部と、第１パルス信号のタイミングをジッタに応じて変化させるか否かを切り替える第１選択部と、第２パルス信号のタイミングをジッタに応じて変化させるか否かを切り替える第２選択部と、を備える試験装置を提供する。 （もっと読む）

【課題】ピン回路を並列に接続してピンマルチ構成とした場合にも、伝送路間のインピーダンス不整合を生じさせることなくＴＤＲ波形を取得し、配線遅延校正を行うことの可能な波形発生装置および波形発生装置の配線遅延校正方法を実現する。
【解決手段】ドライバ２１の出力部における信号波形を取得するパーピンＴＤＲ手段７１と、校正部９を有し、ドライバ２１のそれぞれは、校正部９の指令に基づき、第二の伝送路８１の一端に同時に到達するように信号を出力し、パーピンＴＤＲ手段７１は、ドライバのそれぞれの出力端において、信号が出力されてから前記第二の伝送路の他端で反射して戻るまでの波形であるＴＤＲ波形を取得し、校正部９は、ＴＤＲ波形の形状に基づいて第一の伝送路４１、４２と前記第二の伝送路８１の配線遅延の和を求める。 （もっと読む）

【課題】格別の操作を要することなく最適な電圧供給を行い、無駄な電力消費や負荷の削減を行うことを目的とする。
【解決手段】本発明の半導体試験装置は、ＤＵＴ２の試験を行う出力制御ユニット５を備える半導体試験装置１であって、試験を行うためのテストプログラムに設定された設定電圧の情報に基づいて動作を行う複数のドライバ３２と、設定電圧の情報を取得して、取得した情報に基づいてドライバ３２に設定される設定電圧の電圧をドライバ３２に供給する供給電圧を変更可能な１または複数の可変電源３３と、を備えている。これにより、ＤＵＴ２が無駄な電力を消費することなく、負荷が与えられなくなる。且つ、テストプログラムの設定電圧の情報を利用しているため、電源制御の操作を要することなく、最適な電圧を供給することができる。 （もっと読む）

【課題】１台のハンドリング装置により１回で検査することができ、且つ再現性のある高精度な検査を行うことが可能な半導体装置の検査方法及び検査装置を提供することを目的としている。
【解決手段】半導体装置が所定温度となるまで前記半導体装置を加熱する第一の工程と、前記半導体装置の前記過熱保護機能以外の機能の検査を行う第二の工程と、前記半導体装置を自己発熱させ、前記半導体装置の過熱保護機能が作動したときに前記半導体装置の有するダイオードの順方向電圧を検出し、前記順方向電圧を用いて前記半導体装置の温度を算出する第三の工程と、前記第二の工程において算出された前記半導体装置の温度が前記過熱保護作動温度範囲にあるか否かを判定する第四の工程と、を有する。 （もっと読む）

【課題】レート信号が高速になった場合でも、タイミングエッジ発生回路のタイムラグの影響を抑制して、試験速度の高速化を図ることを目的とする。
【解決手段】ＤＵＴの試験を行うための波形を発生させる半導体試験装置１は、それぞれ異なるタイミングをタイミングデータとして記憶し、１周期の間に波形を変化させる最大回数分の個数を設けた複数のタイミングメモリ１０と、レート信号を基準としてタイミングデータのタイミングでタイミングエッジを発生し、タイミングメモリよりも多くの個数を設けた複数のタイミングエッジ発生回路１１と、任意のタイミングメモリから任意のタイミングエッジ発生回路１１にタイミングデータを入力させるマトリクス回路５と、タイミングエッジ発生回路１１が発生したタイミングエッジに基づいて波形を出力する波形出力部６と、を備えている。 （もっと読む）

【課題】効率よくテストを行うことが可能な半導体回路およびそのテスト方法を提供する。
【解決手段】半導体回路のテスト方法は、まず、少なくとも１つの引数と、テスト対象の半導体回路のテストを行うためのテストプログラムとを含むテストパタンの基本フォーマットを生成し、テスト装置内に記憶する。次に、前記引数に所定の値を設定して、前記テストプログラムおよび前記所定の値が設定された引数を含むテストパタンを生成し、前記テスト対象の半導体回路に供給する。次に、前記テストプログラムを前記半導体回路内に設けられる記憶部の第１のアドレスに格納し、かつ、前記所定の値が設定された引数を前記記憶部の第２のアドレスに格納する。さらに、前記第２のアドレスに格納された引数を参照しつつ、前記第１のアドレスに格納された前記テストプログラムを実行する。 （もっと読む）

【課題】試験対象とする半導体装置が高パワー半導体装置であっても、大規模な冷却手段を用いることなく、半導体装置の温度上昇を防ぎ、かつ、短時間で試験を行うことのできる試験装置及び試験方法を提供する。
【解決手段】それぞれ独立して動作する複数の機能ブロック３１〜３４を有する半導体装置３０について試験を行う試験装置２０であって、半導体装置の温度を測定する温度検出部２２と、温度検出部が検出した温度に基づいて複数の機能ブロックのうち、並列に試験を行う前記機能ブロックの数を切り換える切換部２１と、を備える。 （もっと読む）

【課題】消費電力を低減させると共に小型化およびコスト低減が可能な信号出力装置およびこれを用いた半導体試験装置を実現する。
【解決手段】信号出力装置において、ドライバから出力される出力信号のハイレベル側の設定電圧を生成する第１のＤ／Ａ変換器と、ハイレベル側の設定電圧に正側バイアス電圧を加算した正側電源電圧を前記ドライバの正側電源端子に供給する正側電源供給部と、ドライバから出力される出力信号のローレベル側の設定電圧を生成する第２のＤ／Ａ変換器と、ローレベル側の設定電圧から負側バイアス電圧を減算した負側電源電圧を前記ドライバの負側電源端子に供給する負側電源供給部と、第１のＤ／Ａ変換器へハイレベル側の設定電圧の設定、正側電源供給部へ正側電源電圧の設定、第２のＤ／Ａ変換器へローレベル側の設定電圧の設定、および、負側電源供給部へ負側電源電圧の設定をそれぞれ行う制御部とを備える。 （もっと読む）

【課題】被試験デバイスのレイテンシに応じて、試験信号を遅延させる。
【解決手段】被試験デバイスを試験する試験装置であって、被試験デバイスに入力すべき試験信号のパターンデータ、および、試験信号の各エッジタイミングを基本周期より小さい分解能で示すパターンタイミングデータを、入力される入力パターンを変換して、基本周期に同期して生成するパターン変換部と、パターン変換部が生成したパターンデータを、基本周期の整数倍の可変設定値に応じて遅延させるデータ遅延部と、データ遅延部が遅延させたパターンデータおよびパターンタイミングデータに応じた波形を有する試験信号を生成して、被試験デバイスに入力する波形生成部とを備える試験装置を提供する。 （もっと読む）

【課題】シングルエンド信号および差動信号を入力してシングルエンド信号を出力するときに、広帯域でノイズや歪みが少ない高品質なシングルエンド信号を出力することを目的とする。
【解決手段】信号変換装置３にパルストランス１２を用い、シングルエンド信号を入力したときには、パルストランス１２の１次入力側と２次入力側とのうちシングルエンド信号を入力した入力側および１次出力側と２次出力側とのうち何れか一方の出力側をパルストランス１２に接続し、差動信号を入力したときには、１次入力側および２次入力側との両方の入力側および１次出力側と２次出力側とのうち何れか一方の出力側をパルストランス１２に接続する制御を行っている。 （もっと読む）

【課題】内蔵の記憶装置の試験回路を自動的に作成し、その試験回路を用いて記憶装置の試験を自動的に行うことで、記憶装置の試験にかかる時間を短縮することが可能なプログラム可能論理デバイスを提供する。
【解決手段】データを記憶する記憶部１を備える。論理回路記憶部２は、記憶部１への書き込み及び読み出しを伴うデータ処理を行う論理回路である内部回路を格納する。部品回路記憶部５は、記憶部１の試験のための部品回路を予め記憶しておく。ピン情報記憶部３は、記憶部１のピン情報を取得する。試験部４は、ピン情報及び部品回路を基にメモリ試験回路を生成し論理回路記憶部２に格納させ、メモリ試験回路を用いて記憶部１の試験を行う。 （もっと読む）

【課題】テスト時間の増加を防止しながら、低コストで、効率よく品種展開された半導体装置のテストを行う。
【解決手段】計算機３から、テストプログラム、テストパターン、および半導体装置のＲＯＭに書き込まれるＲＯＭファイルが、テスタ４に送信される。テスタは、品種固有テストであるＲＡＭ機能テスト、電源リーク測定、およびＲＯＭファイルを書き込むＲＯＭ書き込みのそれぞれのテストの前に、ＲＯＭファイルに含まれるＲＯＭファイル番号が、’ＸＸＸ’か、’ＹＹＹ’かを判定し、テスト中の半導体装置が品種Ａか、品種Ｂかを判定する。これら品種固有テストでは、品種の判定結果に基づいて、判定された品種に見合った規格値によるテスト判定が行われる。 （もっと読む）