異常通知システムおよび半導体試験装置
【課題】異常検出回路が異常を検出したときに迅速且つ確実に異常処理を行うことを目的とする。
【解決手段】複数の下位モジュール４とこれらの下位モジュール４の制御を行う上位モジュール３との間をバス２により接続した異常通知システム１は、下位モジュール４から上位モジュール３に割込み信号を出力するシリアル伝送経路５と、下位モジュール４に備えられ、複数の異常検出回路２０が異常を検出したことを示す異常情報に下位モジュール４を特定するモジュール特定情報を付加した複数ビットの出力情報をパラレルデータからシリアルデータに変換してシリアル伝送経路５に出力するパラレルシリアル変換部２４と、上位モジュール３に備えられ、シリアル伝送経路５から入力した出力情報をシリアルデータからパラレルデータに変換して異常情報およびモジュール特定情報を得るシリアルパラレル変換部１２と、を備える。
【解決手段】複数の下位モジュール４とこれらの下位モジュール４の制御を行う上位モジュール３との間をバス２により接続した異常通知システム１は、下位モジュール４から上位モジュール３に割込み信号を出力するシリアル伝送経路５と、下位モジュール４に備えられ、複数の異常検出回路２０が異常を検出したことを示す異常情報に下位モジュール４を特定するモジュール特定情報を付加した複数ビットの出力情報をパラレルデータからシリアルデータに変換してシリアル伝送経路５に出力するパラレルシリアル変換部２４と、上位モジュール３に備えられ、シリアル伝送経路５から入力した出力情報をシリアルデータからパラレルデータに変換して異常情報およびモジュール特定情報を得るシリアルパラレル変換部１２と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の被制御装置から制御装置に対して異常を通知する異常通知システムおよび異常通知システムを適用した半導体試験装置に関するものである。
【背景技術】
【０００２】
複数の被制御装置（下位モジュール）と各下位モジュールを統括制御する制御装置（上位モジュール）とを備えたシステムが例えば特許文献１に開示されている。下位モジュールは異常検出を行っており、異常を検出した場合には、下位モジュールのステータス情報を読み出して、処理を行うようにしている。
【０００３】
図４は複数の下位モジュールと上位モジュールとが接続されたシステムにおいて、異常が検出されたことを通知する異常通知システムの一例を示している。この異常通知システム１０１は、上位モジュール１０２とＮ（Ｎは２以上の整数）個の下位モジュール１０３−１〜１０３−Ｎ（総称して下位モジュール１０３）とを備えており、上位モジュール１０２と各下位モジュール１０３との間はバス１０４により接続されている。
【０００４】
上位モジュール１０２は各下位モジュール１０３の統括制御を行う装置であり、データ入出力部１１１と異常処理部１１２とを備えて構成している。データ入出力部１１１はバス１０４に接続されており、各下位モジュール１０３との間でデータの入出力を行う。異常処理部１１２は下位モジュール１０３が異常検出を検出したときに、異常に対する処理（異常処理）を行う。
【０００５】
各下位モジュール１０３はＭ（Ｍは２以上の整数）個の異常検出回路１２０−１〜１２０−Ｍ（総称して異常検出回路１２０）を接続しており、異常情報記憶部１２１と割込み制御部１２２とデータ入出力部１２３とを備えて構成している。
【０００６】
異常検出回路１２０は電源電圧や回路温度等の異常を検出する回路であり、異常を検出したときに下位モジュール１０３にその旨を異常検出情報として出力する。異常検出情報は１ビットの情報であり、下位モジュール１０３にはＭビットの異常検出情報が入力される。このＭビットの異常検出情報が異常情報として異常情報記憶部１２１に記憶される。
【０００７】
そして、異常情報記憶部１２１に記憶される異常情報が変更されたときに、割込み制御部１２２は割込み信号を発生させて、データ入出力部１２３からバス１０４を経由して上位モジュール１０２に割込み信号を出力させる。この割込み信号は異常処理部１１２に入力されて、異常処理が行われる。
【０００８】
異常処理は、データ入出力部１１１からバス１０４を介して全ての下位モジュール１０３に対してアクセスを行う。そして、全ての下位モジュール１０３の異常情報記憶部１２１を読み出して、異常を検出している異常検出回路１２０を特定する。これにより、特定された異常検出回路１２０に応じた異常処理を行うことが可能になる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−２２３４８４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
バス１０４を介して上位モジュール１０２に出力される割込み信号は１ビットの信号である。バス１０４は１ビットの割込み信号を出力するためのシリアル伝送経路を有しており、このシリアル伝送経路を使用して割込み信号が上位モジュール１０２に入力される。割込み信号は１ビットの信号であり、異常が発生しているか否かを認識できるが、異常検出を行っている異常検出回路１２０を特定することはできない。
【００１１】
このため、上位モジュール１０２は割込み信号を入力したときに、下位モジュール１０３にアクセスして異常情報記憶部１２１から異常情報を読み出して、異常検出回路１２０の特定を行う。このときには、上位モジュール１０２はバス２のシリアル伝送経路以外のデータ伝送経路を介して、異常情報の読み出しを行う。
【００１２】
バス１０４の制御権は上位モジュール１０２が有している。よって、下位モジュール１０３から異常情報を積極的にデータ伝送経路に出力することはできない。従って、まずは割込み信号を出力して、次に異常情報記憶部１２１の異常情報を読み出す手順で異常処理を行うようにしている。
【００１３】
つまり、実際に異常に対しての処理が行われるのは、割込み信号を入力して下位モジュール１０３に対してアクセスをした後であり、このために異常検出回路１２０を特定するまでに時間を要するようになる。これにより、異常処理を開始するまでの時間が長時間化する。異常の種類によっては迅速に異常処理をしなければならない場合があり、異常処理が長時間化すると、迅速処理の要請を充足できなくなる。
【００１４】
また、下位モジュール１０３に異常を生じるような場合もあり、この場合には上位モジュール１０２から下位モジュール１０３の異常情報記憶部１２１の読み出しを行おうとしても、読み出しを行うことはできない。従って、何れの異常検出回路１２０が異常検出を行っているかを特定できなくなり、異常処理そのものが不可能になる。
【００１５】
そこで、本発明は、異常検出回路が異常を検出したときに迅速且つ確実に異常処理を行うことを目的とする。
【課題を解決するための手段】
【００１６】
以上の課題を解決するため、本発明の第１の異常通知システムは、複数の被制御装置とこれらの被制御装置の制御を行う制御装置との間をバスにより接続した異常通知システムであって、前記被制御装置から前記制御装置に対して信号を出力するためのシリアル伝送経路と、前記被制御装置に備えられ、複数の異常検出回路のそれぞれが異常を検出したか否かを示す異常情報に前記被制御装置を特定する装置特定情報を付加した複数ビットの出力情報をパラレルデータからシリアルデータに変換して前記シリアル伝送経路に出力するパラレルシリアル変換部と、前記制御装置に備えられ、前記シリアル伝送経路から入力した前記出力情報をシリアルデータからパラレルデータに変換して前記異常情報および前記装置特定情報を得るシリアルパラレル変換部と、を備えたことを特徴とする。
【００１７】
この異常通知システムによれば、異常情報および装置特定情報を出力情報としてシリアル信号に変換してシリアル伝送経路に出力している。これにより、シリアル伝送経路を用いて、異常を検出した異常検出回路を特定する異常情報を上位モジュールに対して迅速且つ確実に通知することができるようになる。
【００１８】
本発明の第２の異常通知システムは、第１の異常通知システムであって、前記被制御装置は、前記被制御装置に接続される複数の前記異常検出回路のそれぞれが出力する１ビットの異常検出情報を１つに纏めて前記異常情報として記憶する異常情報記憶部と、この異常情報記憶部が記憶する前記異常情報に変更があったときに、前記異常情報を前記パラレルシリアル変換部に出力させる出力制御部と、を備えていることを特徴とする。
【００１９】
この異常通知システムによれば、下位モジュールに接続される複数の異常検出回路の異常検出情報を異常情報記憶部で一括管理をすることができる。そして、値が変更されたときに異常を検出することができ、異常情報記憶部の内容をそのまま出力すれば、上位システムに異常の内容を通知することができるようになる。
【００２０】
本発明の第３の異常通知システムは、第２の異常通知システムであって、隣接する前記被制御装置の間を前記シリアル伝送経路によりディジーチェーン接続し、最端の前記被制御装置を前記シリアル伝送経路により前記制御装置に接続したことを特徴とする。
【００２１】
この異常通知システムよれば、ディジーチェーンにより各被制御装置を接続していることから、異なる被制御装置から同時に異常情報を出力したとしても、異常情報同士が競合することがなくなる。
【００２２】
本発明の第４の半導体試験装置は、第１乃至第３の異常通知システムを備えたことを特徴とする。前述の異常通知システムは、被試験デバイスの試験を行う半導体試験装置に適用することができる。被制御装置は試験部として機能するピンエレクトロニクスカードに適用でき、制御装置は各ピンエレクトロニクスカードを制御するコンピュータとして適用することができる。
【発明の効果】
【００２３】
本発明は、異常検出回路が異常検出を行ったときに、シリアル伝送経路を介して異常検出回路を特定する複数ビットの異常情報を上位モジュールに通知することができることから、迅速且つ確実に上位モジュールが異常処理を行うことが可能になる。
【図面の簡単な説明】
【００２４】
【図１】実施形態における異常通知システムの構成を示すブロック図である。
【図２】変形例１における異常通知システムの構成を示すブロック図である。
【図３】変形例２における異常通知システムの構成を示すブロック図である。
【図４】従来技術における異常通知システムの構成を示すブロック図である。
【発明を実施するための形態】
【００２５】
以下、図面を参照して本発明の実施形態について説明する。図１は本発明の異常通知システム１の一例を示している。この異常通知システム１はバス２と上位モジュール３とＮ（Ｎは２以上の整数）個の下位モジュール４−１〜４−Ｎ（総称して下位モジュール４）とを備えて構成している。
【００２６】
ここでは、異常通知システム１は被試験デバイスの試験を行う半導体試験装置に適用した場合を説明する。半導体試験装置では被試験デバイスに接続して試験を行う試験部としてピンエレクトロニクスカードがあり、このピンエレクトロニクスカードに下位モジュール４を適用できる。そして、各ピンエレクトロニクスカードを統括制御するコンピュータ等があり、このコンピュータに上位モジュールを適用できる。
【００２７】
勿論、異常通知システム１は半導体試験装置以外の任意の装置に適用することができる。つまり、複数の下位モジュールと当該下位モジュールを統括制御する上位モジュールとが備えられており、下位モジュールが検出した異常に基づいて上位モジュールが異常処理を行うものであれば、任意のシステムに適用してもよい。
【００２８】
バス２は上位モジュール３とＮ個の下位モジュール４との間を接続している。バス２は複数ビットのデータをパラレル伝送可能な伝送経路になっている。バス２のうち１ビット分の伝送経路はシリアル伝送経路５として設けている。そして、残りの伝送経路は下位モジュール４と上位モジュール３との間でデータ転送を行うデータ伝送経路６として設けている。このデータ伝送経路６は複数ビットのデータをパラレル転送するパラレル伝送経路となっている。
【００２９】
シリアル伝送経路５は、割込み信号が伝送される経路であり、下位モジュール４側から上位モジュール３側に出力する方向に信号を伝送している。ここでは、データ伝送経路６とシリアル伝送経路５とをバス２の中に構成しているが、バス２の中に構成しないものであってもよい。
【００３０】
上位モジュール３は下位モジュール４の統括制御を行う制御装置であり、データ入出力部１１とシリアルパラレル変換部（図中ではＳＰ変換部）１２と異常処理部１３とを備えて構成している。データ入出力部１１はデータ伝送経路６に接続されており、パラレルデータの入出力を行っている。
【００３１】
シリアルパラレル変換部１２はシリアル伝送経路５から伝送されたシリアルデータをパラレルデータに変換する。そして、変換したパラレルデータは異常処理部１３に出力する。異常処理部１３は変換したパラレルデータに基づいて、異常に対する処理（異常処理）を行う。
【００３２】
各下位モジュール４は制御装置としての上位モジュール３に制御される被制御装置である。１つの下位モジュール４はＭ（Ｍは２以上の整数）個の異常検出回路２０−１〜２０−Ｍ（総称して異常検出回路２０）を接続している。異常検出回路２０は異常を検出する回路である。
【００３３】
異常検出回路２０が検出する異常としては、例えば電源電圧の異常や回路温度の異常等がある。下位モジュール４としてのピンエレクトロニクスカードには電源や試験を行うための回路（例えば、ＦＰＧＡ（Field Programmable Gate Array））がある。電源の出力電圧が異常になったときや回路の温度が異常になったとき等に異常検出回路２０が異常検出を行う。
【００３４】
下位モジュール４はデータ入出力部２１と異常情報記憶部２２と出力制御部２３とパラレルシリアル変換部（図中ではＰＳ変換部）２４とを備えて構成している。データ入出力部２１はデータ伝送経路６に接続されており、パラレルデータの入出力を行っている。
【００３５】
異常情報記憶部２２はＭ個の異常検出回路２０に接続されており、異常検出回路２０が異常を検出したことを示す異常検出情報を入力する。異常検出情報は１ビットの情報であり、異常検出情報は全部でＭビットになる。このＭビットの異常検出情報を異常情報として異常情報記憶部２２が記憶する。
【００３６】
出力制御部２３は異常情報記憶部２２の値が変更されたか否かを監視している。異常検出回路２０が異常検出をしたときに異常情報記憶部２２の値が変更され、このときには異常情報記憶部２２が記憶しているＭビットの異常情報をパラレルシリアル変換部２４に出力させる。
【００３７】
パラレルシリアル変換部２４はＭビットの異常情報をパラレルデータからシリアルデータに変換する。このとき、パラレルシリアル変換部２４は下位モジュール４を特定するモジュール特定情報（装置特定情報）を異常情報に付加して出力情報としてシリアルデータに変換する。
【００３８】
下位モジュール４はＮ個を備えており、何れの下位モジュール４であるかを識別するモジュール特定情報を付加することで、異常情報が何れの下位モジュール４のものであるかを上位モジュール３で特定することができる。そして、変換したシリアルデータをシリアル伝送経路５に出力する。これにより、上位モジュール３のシリアルパラレル変換部１２にシリアルデータが入力される。
【００３９】
次に動作について説明する。上位モジュール３と下位モジュール４との間は双方向にデータの入出力が可能になっており、これはデータ伝送経路６を用いて行う。一方、シリアル伝送経路５は割込み信号を出力する経路となっており、割込み信号は下位モジュール４から上位モジュール３に対して出力される。
【００４０】
バス２の制御権は上位モジュール３が有しており、下位モジュール４が積極的にバス２を使用することはできない。ただし、割込み信号を出力するためのシリアル伝送経路５は下位モジュール４が積極的に使用することができる。そこで、このシリアル伝送経路５を出力情報の伝送経路として使用する。
【００４１】
異常検出回路２０が異常検出を行うと、異常情報記憶部２２の値が変更される。例えば、異常検出情報が「０」であれば異常なしを示し、「１」であれば異常ありを示すのであれば、Ｍビットの異常情報のうち何れか１つの値が「０」から「１」に変更されたときに異常が検出される。
【００４２】
出力制御部２３は異常を検出したときに、異常情報記憶部２２が記憶しているＭビットの異常情報をパラレルシリアル変換部２４に出力させる。そして、パラレルシリアル変換部２４はＭビットの異常情報にモジュール特定情報を付加して出力情報を生成し、この出力情報をシリアルデータに変換する。
【００４３】
モジュール特定情報は例えば下位モジュール４−１〜４−Ｎのそれぞれを識別する「１」〜「Ｎ」として使用することができる。下位モジュール４が出力するシリアルデータの出力情報はシリアル伝送経路５を伝送し、上位モジュール３のシリアルパラレル変換部１２に入力される。
【００４４】
シリアルパラレル変換部１２は出力情報をシリアルデータからパラレルデータに変換する。出力情報はもともと異常情報にモジュール特定情報を付加したパラレルデータであるため、これにより異常情報とモジュール特定情報がパラレルデータとして復元される。そして、異常情報とモジュール特定情報とを異常処理部１３に出力する。
【００４５】
異常処理部１３は異常情報とモジュール特定情報とに基づいて異常処理を行う。モジュール特定情報によりＮ個の下位モジュール４のうち何れの下位モジュール４の異常検出回路２０が異常検出を行っているかを認識できる。そして、Ｍビットの異常情報に基づいて、Ｍ個の中の何れの異常検出回路２０が異常を生じているかを認識することができる。これにより、Ｎ×Ｍ個の異常検出回路２０の中から異常検出を行っている異常検出回路２０が特定される。
【００４６】
そして、特定した異常検出回路２０が検出した異常に対する処理（異常処理）を行う。例えば、異常検出回路２０が電源を監視しているものであれば、監視している電源を遮断するようにすることで、電源異常に対する処理を行うことができる。また、回路の温度異常であれば、回路の動作を停止させることで、温度異常に対する処理を行うことができる。
【００４７】
以上より、下位モジュール４から出力された出力情報はモジュール特定情報と異常情報とを有しているため、上位モジュール３の側で出力情報を入力した時点で、即時に異常検出回路２０の特定を行うことができる。これにより、迅速に異常処理を行うことができる。また、下位モジュール４に故障を生じ、異常情報記憶部２２の記憶内容が失われたとしても、出力情報に基づいて確実に異常処理を行うことができるようになる。しかも、従来から使用されている割込み信号用の経路を利用しているため、格別の経路を追加する必要がない。
【００４８】
次に変形例１について説明する。この変形例は、図２に示すように、新たにビジー信号発生部２５を付加している。ビジー信号発生部２５は下位モジュール４がビジー状態であることを示すビジー信号を発生しており、発生したビジー信号を出力信号に付加する。そして、パラレルシリアル変換部２４はビジー信号を付加した出力信号を上位モジュール３に出力する。
【００４９】
ビジー信号は別途の伝送経路を用いて上位モジュール３に通知するようにしているが、出力信号にビジー信号を付加することで、別途の伝送経路を設けることなく、ビジー状態であるか否かを上位モジュール３に通知することができるようになる。
【００５０】
次に、変形例２について説明する。この変形例では、下位モジュール４−１〜４−Ｎのうち４−１のみをシリアル伝送経路５により上位モジュール３に接続しており、４−２〜４−Ｎの間は隣接する下位モジュール４同士をシリアル伝送経路５により接続するようにしている。つまり、ディジーチェーンにより下位モジュール４を接続している。
【００５１】
図１の実施形態の構成では、複数の下位モジュール４がシリアル伝送経路５に対して出力情報を出力可能に構成しており、２つ以上の下位モジュール４が出力する出力情報がシリアル伝送経路５で競合することがある。
【００５２】
そこで、ディジーチェーン接続をすることで、Ｎ個の下位モジュール４のうち１つの下位モジュール４のみが上位モジュール３に接続されるため、出力情報がシリアル伝送経路で競合することがなくなる。
【符号の説明】
【００５３】
１ 異常通知システム
２ バス
３ 上位モジュール
４ 下位モジュール
５ シリアル伝送経路
６ データ伝送経路
１１ データ入出力部
１２ シリアルパラレル変換部
１３ 異常処理部
２０ 異常検出回路
２１ データ入出力部
２２ 異常情報記憶部
２３ 出力制御部
２４ パラレルシリアル変換部
２５ ビジー信号発生部
【技術分野】
【０００１】
本発明は、複数の被制御装置から制御装置に対して異常を通知する異常通知システムおよび異常通知システムを適用した半導体試験装置に関するものである。
【背景技術】
【０００２】
複数の被制御装置（下位モジュール）と各下位モジュールを統括制御する制御装置（上位モジュール）とを備えたシステムが例えば特許文献１に開示されている。下位モジュールは異常検出を行っており、異常を検出した場合には、下位モジュールのステータス情報を読み出して、処理を行うようにしている。
【０００３】
図４は複数の下位モジュールと上位モジュールとが接続されたシステムにおいて、異常が検出されたことを通知する異常通知システムの一例を示している。この異常通知システム１０１は、上位モジュール１０２とＮ（Ｎは２以上の整数）個の下位モジュール１０３−１〜１０３−Ｎ（総称して下位モジュール１０３）とを備えており、上位モジュール１０２と各下位モジュール１０３との間はバス１０４により接続されている。
【０００４】
上位モジュール１０２は各下位モジュール１０３の統括制御を行う装置であり、データ入出力部１１１と異常処理部１１２とを備えて構成している。データ入出力部１１１はバス１０４に接続されており、各下位モジュール１０３との間でデータの入出力を行う。異常処理部１１２は下位モジュール１０３が異常検出を検出したときに、異常に対する処理（異常処理）を行う。
【０００５】
各下位モジュール１０３はＭ（Ｍは２以上の整数）個の異常検出回路１２０−１〜１２０−Ｍ（総称して異常検出回路１２０）を接続しており、異常情報記憶部１２１と割込み制御部１２２とデータ入出力部１２３とを備えて構成している。
【０００６】
異常検出回路１２０は電源電圧や回路温度等の異常を検出する回路であり、異常を検出したときに下位モジュール１０３にその旨を異常検出情報として出力する。異常検出情報は１ビットの情報であり、下位モジュール１０３にはＭビットの異常検出情報が入力される。このＭビットの異常検出情報が異常情報として異常情報記憶部１２１に記憶される。
【０００７】
そして、異常情報記憶部１２１に記憶される異常情報が変更されたときに、割込み制御部１２２は割込み信号を発生させて、データ入出力部１２３からバス１０４を経由して上位モジュール１０２に割込み信号を出力させる。この割込み信号は異常処理部１１２に入力されて、異常処理が行われる。
【０００８】
異常処理は、データ入出力部１１１からバス１０４を介して全ての下位モジュール１０３に対してアクセスを行う。そして、全ての下位モジュール１０３の異常情報記憶部１２１を読み出して、異常を検出している異常検出回路１２０を特定する。これにより、特定された異常検出回路１２０に応じた異常処理を行うことが可能になる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−２２３４８４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
バス１０４を介して上位モジュール１０２に出力される割込み信号は１ビットの信号である。バス１０４は１ビットの割込み信号を出力するためのシリアル伝送経路を有しており、このシリアル伝送経路を使用して割込み信号が上位モジュール１０２に入力される。割込み信号は１ビットの信号であり、異常が発生しているか否かを認識できるが、異常検出を行っている異常検出回路１２０を特定することはできない。
【００１１】
このため、上位モジュール１０２は割込み信号を入力したときに、下位モジュール１０３にアクセスして異常情報記憶部１２１から異常情報を読み出して、異常検出回路１２０の特定を行う。このときには、上位モジュール１０２はバス２のシリアル伝送経路以外のデータ伝送経路を介して、異常情報の読み出しを行う。
【００１２】
バス１０４の制御権は上位モジュール１０２が有している。よって、下位モジュール１０３から異常情報を積極的にデータ伝送経路に出力することはできない。従って、まずは割込み信号を出力して、次に異常情報記憶部１２１の異常情報を読み出す手順で異常処理を行うようにしている。
【００１３】
つまり、実際に異常に対しての処理が行われるのは、割込み信号を入力して下位モジュール１０３に対してアクセスをした後であり、このために異常検出回路１２０を特定するまでに時間を要するようになる。これにより、異常処理を開始するまでの時間が長時間化する。異常の種類によっては迅速に異常処理をしなければならない場合があり、異常処理が長時間化すると、迅速処理の要請を充足できなくなる。
【００１４】
また、下位モジュール１０３に異常を生じるような場合もあり、この場合には上位モジュール１０２から下位モジュール１０３の異常情報記憶部１２１の読み出しを行おうとしても、読み出しを行うことはできない。従って、何れの異常検出回路１２０が異常検出を行っているかを特定できなくなり、異常処理そのものが不可能になる。
【００１５】
そこで、本発明は、異常検出回路が異常を検出したときに迅速且つ確実に異常処理を行うことを目的とする。
【課題を解決するための手段】
【００１６】
以上の課題を解決するため、本発明の第１の異常通知システムは、複数の被制御装置とこれらの被制御装置の制御を行う制御装置との間をバスにより接続した異常通知システムであって、前記被制御装置から前記制御装置に対して信号を出力するためのシリアル伝送経路と、前記被制御装置に備えられ、複数の異常検出回路のそれぞれが異常を検出したか否かを示す異常情報に前記被制御装置を特定する装置特定情報を付加した複数ビットの出力情報をパラレルデータからシリアルデータに変換して前記シリアル伝送経路に出力するパラレルシリアル変換部と、前記制御装置に備えられ、前記シリアル伝送経路から入力した前記出力情報をシリアルデータからパラレルデータに変換して前記異常情報および前記装置特定情報を得るシリアルパラレル変換部と、を備えたことを特徴とする。
【００１７】
この異常通知システムによれば、異常情報および装置特定情報を出力情報としてシリアル信号に変換してシリアル伝送経路に出力している。これにより、シリアル伝送経路を用いて、異常を検出した異常検出回路を特定する異常情報を上位モジュールに対して迅速且つ確実に通知することができるようになる。
【００１８】
本発明の第２の異常通知システムは、第１の異常通知システムであって、前記被制御装置は、前記被制御装置に接続される複数の前記異常検出回路のそれぞれが出力する１ビットの異常検出情報を１つに纏めて前記異常情報として記憶する異常情報記憶部と、この異常情報記憶部が記憶する前記異常情報に変更があったときに、前記異常情報を前記パラレルシリアル変換部に出力させる出力制御部と、を備えていることを特徴とする。
【００１９】
この異常通知システムによれば、下位モジュールに接続される複数の異常検出回路の異常検出情報を異常情報記憶部で一括管理をすることができる。そして、値が変更されたときに異常を検出することができ、異常情報記憶部の内容をそのまま出力すれば、上位システムに異常の内容を通知することができるようになる。
【００２０】
本発明の第３の異常通知システムは、第２の異常通知システムであって、隣接する前記被制御装置の間を前記シリアル伝送経路によりディジーチェーン接続し、最端の前記被制御装置を前記シリアル伝送経路により前記制御装置に接続したことを特徴とする。
【００２１】
この異常通知システムよれば、ディジーチェーンにより各被制御装置を接続していることから、異なる被制御装置から同時に異常情報を出力したとしても、異常情報同士が競合することがなくなる。
【００２２】
本発明の第４の半導体試験装置は、第１乃至第３の異常通知システムを備えたことを特徴とする。前述の異常通知システムは、被試験デバイスの試験を行う半導体試験装置に適用することができる。被制御装置は試験部として機能するピンエレクトロニクスカードに適用でき、制御装置は各ピンエレクトロニクスカードを制御するコンピュータとして適用することができる。
【発明の効果】
【００２３】
本発明は、異常検出回路が異常検出を行ったときに、シリアル伝送経路を介して異常検出回路を特定する複数ビットの異常情報を上位モジュールに通知することができることから、迅速且つ確実に上位モジュールが異常処理を行うことが可能になる。
【図面の簡単な説明】
【００２４】
【図１】実施形態における異常通知システムの構成を示すブロック図である。
【図２】変形例１における異常通知システムの構成を示すブロック図である。
【図３】変形例２における異常通知システムの構成を示すブロック図である。
【図４】従来技術における異常通知システムの構成を示すブロック図である。
【発明を実施するための形態】
【００２５】
以下、図面を参照して本発明の実施形態について説明する。図１は本発明の異常通知システム１の一例を示している。この異常通知システム１はバス２と上位モジュール３とＮ（Ｎは２以上の整数）個の下位モジュール４−１〜４−Ｎ（総称して下位モジュール４）とを備えて構成している。
【００２６】
ここでは、異常通知システム１は被試験デバイスの試験を行う半導体試験装置に適用した場合を説明する。半導体試験装置では被試験デバイスに接続して試験を行う試験部としてピンエレクトロニクスカードがあり、このピンエレクトロニクスカードに下位モジュール４を適用できる。そして、各ピンエレクトロニクスカードを統括制御するコンピュータ等があり、このコンピュータに上位モジュールを適用できる。
【００２７】
勿論、異常通知システム１は半導体試験装置以外の任意の装置に適用することができる。つまり、複数の下位モジュールと当該下位モジュールを統括制御する上位モジュールとが備えられており、下位モジュールが検出した異常に基づいて上位モジュールが異常処理を行うものであれば、任意のシステムに適用してもよい。
【００２８】
バス２は上位モジュール３とＮ個の下位モジュール４との間を接続している。バス２は複数ビットのデータをパラレル伝送可能な伝送経路になっている。バス２のうち１ビット分の伝送経路はシリアル伝送経路５として設けている。そして、残りの伝送経路は下位モジュール４と上位モジュール３との間でデータ転送を行うデータ伝送経路６として設けている。このデータ伝送経路６は複数ビットのデータをパラレル転送するパラレル伝送経路となっている。
【００２９】
シリアル伝送経路５は、割込み信号が伝送される経路であり、下位モジュール４側から上位モジュール３側に出力する方向に信号を伝送している。ここでは、データ伝送経路６とシリアル伝送経路５とをバス２の中に構成しているが、バス２の中に構成しないものであってもよい。
【００３０】
上位モジュール３は下位モジュール４の統括制御を行う制御装置であり、データ入出力部１１とシリアルパラレル変換部（図中ではＳＰ変換部）１２と異常処理部１３とを備えて構成している。データ入出力部１１はデータ伝送経路６に接続されており、パラレルデータの入出力を行っている。
【００３１】
シリアルパラレル変換部１２はシリアル伝送経路５から伝送されたシリアルデータをパラレルデータに変換する。そして、変換したパラレルデータは異常処理部１３に出力する。異常処理部１３は変換したパラレルデータに基づいて、異常に対する処理（異常処理）を行う。
【００３２】
各下位モジュール４は制御装置としての上位モジュール３に制御される被制御装置である。１つの下位モジュール４はＭ（Ｍは２以上の整数）個の異常検出回路２０−１〜２０−Ｍ（総称して異常検出回路２０）を接続している。異常検出回路２０は異常を検出する回路である。
【００３３】
異常検出回路２０が検出する異常としては、例えば電源電圧の異常や回路温度の異常等がある。下位モジュール４としてのピンエレクトロニクスカードには電源や試験を行うための回路（例えば、ＦＰＧＡ（Field Programmable Gate Array））がある。電源の出力電圧が異常になったときや回路の温度が異常になったとき等に異常検出回路２０が異常検出を行う。
【００３４】
下位モジュール４はデータ入出力部２１と異常情報記憶部２２と出力制御部２３とパラレルシリアル変換部（図中ではＰＳ変換部）２４とを備えて構成している。データ入出力部２１はデータ伝送経路６に接続されており、パラレルデータの入出力を行っている。
【００３５】
異常情報記憶部２２はＭ個の異常検出回路２０に接続されており、異常検出回路２０が異常を検出したことを示す異常検出情報を入力する。異常検出情報は１ビットの情報であり、異常検出情報は全部でＭビットになる。このＭビットの異常検出情報を異常情報として異常情報記憶部２２が記憶する。
【００３６】
出力制御部２３は異常情報記憶部２２の値が変更されたか否かを監視している。異常検出回路２０が異常検出をしたときに異常情報記憶部２２の値が変更され、このときには異常情報記憶部２２が記憶しているＭビットの異常情報をパラレルシリアル変換部２４に出力させる。
【００３７】
パラレルシリアル変換部２４はＭビットの異常情報をパラレルデータからシリアルデータに変換する。このとき、パラレルシリアル変換部２４は下位モジュール４を特定するモジュール特定情報（装置特定情報）を異常情報に付加して出力情報としてシリアルデータに変換する。
【００３８】
下位モジュール４はＮ個を備えており、何れの下位モジュール４であるかを識別するモジュール特定情報を付加することで、異常情報が何れの下位モジュール４のものであるかを上位モジュール３で特定することができる。そして、変換したシリアルデータをシリアル伝送経路５に出力する。これにより、上位モジュール３のシリアルパラレル変換部１２にシリアルデータが入力される。
【００３９】
次に動作について説明する。上位モジュール３と下位モジュール４との間は双方向にデータの入出力が可能になっており、これはデータ伝送経路６を用いて行う。一方、シリアル伝送経路５は割込み信号を出力する経路となっており、割込み信号は下位モジュール４から上位モジュール３に対して出力される。
【００４０】
バス２の制御権は上位モジュール３が有しており、下位モジュール４が積極的にバス２を使用することはできない。ただし、割込み信号を出力するためのシリアル伝送経路５は下位モジュール４が積極的に使用することができる。そこで、このシリアル伝送経路５を出力情報の伝送経路として使用する。
【００４１】
異常検出回路２０が異常検出を行うと、異常情報記憶部２２の値が変更される。例えば、異常検出情報が「０」であれば異常なしを示し、「１」であれば異常ありを示すのであれば、Ｍビットの異常情報のうち何れか１つの値が「０」から「１」に変更されたときに異常が検出される。
【００４２】
出力制御部２３は異常を検出したときに、異常情報記憶部２２が記憶しているＭビットの異常情報をパラレルシリアル変換部２４に出力させる。そして、パラレルシリアル変換部２４はＭビットの異常情報にモジュール特定情報を付加して出力情報を生成し、この出力情報をシリアルデータに変換する。
【００４３】
モジュール特定情報は例えば下位モジュール４−１〜４−Ｎのそれぞれを識別する「１」〜「Ｎ」として使用することができる。下位モジュール４が出力するシリアルデータの出力情報はシリアル伝送経路５を伝送し、上位モジュール３のシリアルパラレル変換部１２に入力される。
【００４４】
シリアルパラレル変換部１２は出力情報をシリアルデータからパラレルデータに変換する。出力情報はもともと異常情報にモジュール特定情報を付加したパラレルデータであるため、これにより異常情報とモジュール特定情報がパラレルデータとして復元される。そして、異常情報とモジュール特定情報とを異常処理部１３に出力する。
【００４５】
異常処理部１３は異常情報とモジュール特定情報とに基づいて異常処理を行う。モジュール特定情報によりＮ個の下位モジュール４のうち何れの下位モジュール４の異常検出回路２０が異常検出を行っているかを認識できる。そして、Ｍビットの異常情報に基づいて、Ｍ個の中の何れの異常検出回路２０が異常を生じているかを認識することができる。これにより、Ｎ×Ｍ個の異常検出回路２０の中から異常検出を行っている異常検出回路２０が特定される。
【００４６】
そして、特定した異常検出回路２０が検出した異常に対する処理（異常処理）を行う。例えば、異常検出回路２０が電源を監視しているものであれば、監視している電源を遮断するようにすることで、電源異常に対する処理を行うことができる。また、回路の温度異常であれば、回路の動作を停止させることで、温度異常に対する処理を行うことができる。
【００４７】
以上より、下位モジュール４から出力された出力情報はモジュール特定情報と異常情報とを有しているため、上位モジュール３の側で出力情報を入力した時点で、即時に異常検出回路２０の特定を行うことができる。これにより、迅速に異常処理を行うことができる。また、下位モジュール４に故障を生じ、異常情報記憶部２２の記憶内容が失われたとしても、出力情報に基づいて確実に異常処理を行うことができるようになる。しかも、従来から使用されている割込み信号用の経路を利用しているため、格別の経路を追加する必要がない。
【００４８】
次に変形例１について説明する。この変形例は、図２に示すように、新たにビジー信号発生部２５を付加している。ビジー信号発生部２５は下位モジュール４がビジー状態であることを示すビジー信号を発生しており、発生したビジー信号を出力信号に付加する。そして、パラレルシリアル変換部２４はビジー信号を付加した出力信号を上位モジュール３に出力する。
【００４９】
ビジー信号は別途の伝送経路を用いて上位モジュール３に通知するようにしているが、出力信号にビジー信号を付加することで、別途の伝送経路を設けることなく、ビジー状態であるか否かを上位モジュール３に通知することができるようになる。
【００５０】
次に、変形例２について説明する。この変形例では、下位モジュール４−１〜４−Ｎのうち４−１のみをシリアル伝送経路５により上位モジュール３に接続しており、４−２〜４−Ｎの間は隣接する下位モジュール４同士をシリアル伝送経路５により接続するようにしている。つまり、ディジーチェーンにより下位モジュール４を接続している。
【００５１】
図１の実施形態の構成では、複数の下位モジュール４がシリアル伝送経路５に対して出力情報を出力可能に構成しており、２つ以上の下位モジュール４が出力する出力情報がシリアル伝送経路５で競合することがある。
【００５２】
そこで、ディジーチェーン接続をすることで、Ｎ個の下位モジュール４のうち１つの下位モジュール４のみが上位モジュール３に接続されるため、出力情報がシリアル伝送経路で競合することがなくなる。
【符号の説明】
【００５３】
１ 異常通知システム
２ バス
３ 上位モジュール
４ 下位モジュール
５ シリアル伝送経路
６ データ伝送経路
１１ データ入出力部
１２ シリアルパラレル変換部
１３ 異常処理部
２０ 異常検出回路
２１ データ入出力部
２２ 異常情報記憶部
２３ 出力制御部
２４ パラレルシリアル変換部
２５ ビジー信号発生部
【特許請求の範囲】
【請求項１】
複数の被制御装置とこれらの被制御装置の制御を行う制御装置との間をバスにより接続した異常通知システムであって、
前記被制御装置から前記制御装置に対して信号を出力するためのシリアル伝送経路と、
前記被制御装置に備えられ、複数の異常検出回路のそれぞれが異常を検出したか否かを示す異常情報に前記被制御装置を特定する装置特定情報を付加した複数ビットの出力情報をパラレルデータからシリアルデータに変換して前記シリアル伝送経路に出力するパラレルシリアル変換部と、
前記制御装置に備えられ、前記シリアル伝送経路から入力した前記出力情報をシリアルデータからパラレルデータに変換して前記異常情報および前記装置特定情報を得るシリアルパラレル変換部と、
を備えたことを特徴とする異常通知システム。
【請求項２】
前記被制御装置は、
前記被制御装置に接続される複数の前記異常検出回路のそれぞれが出力する１ビットの異常検出情報を１つに纏めて前記異常情報として記憶する異常情報記憶部と、
この異常情報記憶部が記憶する前記異常情報に変更があったときに、前記異常情報を前記パラレルシリアル変換部に出力させる出力制御部と、
を備えていることを特徴とする請求項１記載の異常通知システム。
【請求項３】
隣接する前記被制御装置の間を前記シリアル伝送経路によりディジーチェーン接続し、最端の前記被制御装置を前記シリアル伝送経路により前記制御装置に接続したこと
を特徴とする請求項２記載の異常通知システム。
【請求項４】
請求項１乃至３の何れか１項に記載の異常通知システムを備えたこと
を特徴とする半導体試験装置。
【請求項１】
複数の被制御装置とこれらの被制御装置の制御を行う制御装置との間をバスにより接続した異常通知システムであって、
前記被制御装置から前記制御装置に対して信号を出力するためのシリアル伝送経路と、
前記被制御装置に備えられ、複数の異常検出回路のそれぞれが異常を検出したか否かを示す異常情報に前記被制御装置を特定する装置特定情報を付加した複数ビットの出力情報をパラレルデータからシリアルデータに変換して前記シリアル伝送経路に出力するパラレルシリアル変換部と、
前記制御装置に備えられ、前記シリアル伝送経路から入力した前記出力情報をシリアルデータからパラレルデータに変換して前記異常情報および前記装置特定情報を得るシリアルパラレル変換部と、
を備えたことを特徴とする異常通知システム。
【請求項２】
前記被制御装置は、
前記被制御装置に接続される複数の前記異常検出回路のそれぞれが出力する１ビットの異常検出情報を１つに纏めて前記異常情報として記憶する異常情報記憶部と、
この異常情報記憶部が記憶する前記異常情報に変更があったときに、前記異常情報を前記パラレルシリアル変換部に出力させる出力制御部と、
を備えていることを特徴とする請求項１記載の異常通知システム。
【請求項３】
隣接する前記被制御装置の間を前記シリアル伝送経路によりディジーチェーン接続し、最端の前記被制御装置を前記シリアル伝送経路により前記制御装置に接続したこと
を特徴とする請求項２記載の異常通知システム。
【請求項４】
請求項１乃至３の何れか１項に記載の異常通知システムを備えたこと
を特徴とする半導体試験装置。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１２−６３８３７（Ｐ２０１２−６３８３７Ａ）
【公開日】平成２４年３月２９日（２０１２．３．２９）
【国際特許分類】
【出願番号】特願２０１０−２０５５６０（Ｐ２０１０−２０５５６０）
【出願日】平成２２年９月１４日（２０１０．９．１４）
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
【Ｆターム（参考）】
【公開日】平成２４年３月２９日（２０１２．３．２９）
【国際特許分類】
【出願日】平成２２年９月１４日（２０１０．９．１４）
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
【Ｆターム（参考）】
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