【課題】本発明は、コンタクト抵抗の安定性を確保して、コンタクト抵抗にばらつきを抑えることを可能にする。
【解決手段】基板１１のシリコン領域１２上に第１金属シリサイド層１３を形成する工程と、前記基板１１上に前記第１金属シリサイド層１３を被覆する絶縁膜１４を形成する工程と、前記絶縁膜１４に前記第１金属シリサイド層１３に通じるコンタクトホール１５を形成する工程と、前記コンタクトホール１５の内面および前記絶縁膜１４上にシリサイド化される第２金属層１６を形成する工程と、前記第２金属層１６と前記コンタクトホール１５の底部のシリコンとを反応させて前記第１金属シリサイド層１３上に第２金属シリサイド層１７を形成する工程とを有する。 （もっと読む）

【課題】チャネル部に対して効果的に応力を印加することが可能で、これによりキャリア移動度の向上を図ることが可能で高機能化が達成された半導体装置を提供する。
【解決手段】半導体基板３の表面を掘り下げた凹部３ａ内にゲート絶縁膜５を介して設けられたゲート電極７と、ゲート電極７の両脇における半導体基板３の表面側に設けられたソース／ドレイン拡散層１１と、ソース／ドレイン拡散層１１の表面を覆う状態で半導体基板３の表面よりも深く設けられたシリサイド膜（応力印加層）１３とを備えた半導体装置１-1である。半導体基板３の表面に対するチャネル部ｃｈの深さ位置ｄ２は、シリサイド膜（応力印加層）１３の深さｄ１位置よりも浅い。 （もっと読む）

【課題】微細化された構造においても効果を発揮する歪みシリコン技術を適用した半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板中の前記ゲート絶縁膜下に形成されたチャネル領域と、前記チャネル領域の両側に形成された第１の層、および前記第１の層の下層に位置し、ゲート電極中央側の端部の位置が前記第１の層よりも前記ゲート電極中央に近い第２の層を含み、前記チャネル領域に歪みを発生させる歪み付与層と、前記チャネル領域の両側に、少なくとも一部が前記歪み付与層と重なるように形成されたソース・ドレイン領域と、を有する。 （もっと読む）

【解決手段】
凹状のドレイン及びソース構造のトランジスタ（１５０）における非共形的金属シリサイド層（１５６）は、歪誘起メカニズム、ドレイン／ソース抵抗等に関して高い性能を提供することができる。このために場合によっては、シリサイド化プロセスに先立ちアモルファス化注入プロセスが実行されてよい一方で、他の場合には高融点金属（１５６）の異方的な堆積が用いられてよい。 （もっと読む）

【解決手段】 パターニングされた金属フィーチャの上方に誘電体エッチストップ層を選択的に形成する方法を開示する。実施形態には、当該方法に従って形成されたエッチストップ層をゲート電極の上方に設けているトランジスタが含まれる。本発明の特定の実施形態によると、ゲート電極の表面上に金属を選択的に形成して、当該金属をケイ化物またはゲルマニウム化物に変換する。他の実施形態によると、ゲート電極の表面上に選択的に形成された金属によって、ゲート電極の上方にシリコンまたはゲルマニウムのメサを触媒成長させる。ケイ化物、ゲルマニウム化物、シリコンメサ、またはゲルマニウムメサの少なくとも一部を酸化、窒化、または炭化して、ゲート電極の上方にのみ誘電体エッチストップ層を形成する。 （もっと読む）

【課題】ワイドバンドギャップ半導体を主たる半導体基板として用い、セルピッチを縮小することができ、良好なオーミック接触が得られ、トレンチ底の絶縁膜に過大な電界が印加されないトレンチゲート型半導体装置およびその製造方法を提供すること。
【解決手段】交差トレンチ１０ｐの形成方法として、二重トレンチ構造としたゲートトレンチ１０ｂを形成した後に、当該ゲートトレンチ１０ｂをマスク材料で埋め戻し、その後、当該マスク材料をパターニングして、交差トレンチを形成するためのマスクとして用い、ゲートトレンチに交差する交差トレンチ１０ｐをゲートトレンチ１０ｂよりも深く設け、交差トレンチ１０ｐ底部にショットキー電極２４を設けるトレンチゲート型ＭＯＳＦＥＴの製造方法とする。 （もっと読む）

【課題】ＭＩＳトランジスタを有する半導体装置の性能を向上させる。
【解決手段】シリコン基板１の主面上に半導体層を積み上げて形成された一対のソース・ドレイン領域ｓｄｎ，ｓｄｐと、その側壁を覆う側壁絶縁膜ＩＳと、側壁絶縁膜ＩＳに平面的に挟まれた位置のシリコン基板１の主面上に、ゲート絶縁膜ＩＧを隔てて配置されたゲート電極ＧＥと、ゲート電極ＧＥの側方下部からソース・ドレイン領域ｓｄｎ，ｓｄｐの側方下部に渡って形成されたエクステンション領域ｅｘｎ，ｅｘｐとを有する半導体装置であって、ソース・ドレイン領域ｓｄｎ，ｓｄｐの側壁は順テーパ状の傾斜を有しており、側壁絶縁膜ＩＳの側壁のうち、ゲート絶縁膜ＩＧおよびゲート電極ＧＥと隣り合う方の側壁は、順テーパ状の傾斜を有している。 （もっと読む）

【課題】絶縁膜を介して隣接し、それぞれ低い抵抗値を有する複数のシリサイド層を備え、かつ複数のシリサイド層間の耐電圧特性の劣化および短絡を抑えた半導体装置の製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置の製造方法は、半導体基板上に、絶縁膜を介して前記半導体基板の表面に略平行な方向に隣接する複数のＳｉ系パターン部を形成する工程と、前記複数のＳｉ系パターン部および前記絶縁膜上に、前記複数のＳｉ系パターン部に接するように金属膜を形成する工程と、熱処理により前記複数のＳｉ系パターン部と前記金属膜とをシリサイド反応させ、前記複数のＳｉ系パターン部の全部または上側の一部をそれぞれシリサイド層に加工する工程と、前記複数のシリサイド層に平坦化処理を施し、前記絶縁膜上に形成されたシリサイド層を除去する工程と、を含む。 （もっと読む）

【課題】本発明は、たとえゲート構造間の距離が小さくなったとしても、ゲート構造間の半導体基板上に適正な膜厚のシリサイド膜を形成することができる半導体装置の製造方法を提供する。
【解決手段】本発明の一実施例によれば、ゲート構造Ｇ１，Ｇ２間の半導体基板１上の領域である第一の領域に形成される金属膜８の膜厚が、所望の膜厚以上となるように、第一の領域を含む半導体基板１上に、金属膜８を形成する。そして、シリサイド膜１１形成のために、所望の膜厚分の金属膜８が半導体基板１を構成するシリコンと反応する程度の熱エネルギーを、半導体基板１に対して加える。 （もっと読む）

【課題】高誘電率絶縁膜を含むゲート絶縁膜を備えた電界効果型トランジスタにおいてゲート絶縁膜におけるゲート電極の端部下に位置する部分の厚膜化を試みると、高誘電率絶縁膜が結晶化し、ゲートトンネルリーク電流の発生を抑制出来ない場合があった。
【解決手段】半導体装置では、半導体基板１上にはゲート絶縁膜２が形成され、ゲート絶縁膜２上にはゲート電極３が形成されている。ゲート絶縁膜２では、ゲート絶縁膜２におけるゲート電極３の両端部下に位置する厚膜部分２ａの膜厚は、ゲート絶縁膜２におけるゲート電極３の中央部下に位置する中央部分２ｂの膜厚よりも厚い。 （もっと読む）

【課題】外部ストレスによる亀裂などの破損による形状不良や特性不良などの半導体装置の不良を低減することを目的の一とする。よって、信頼性の高い半導体装置を提供することを目的の一とする。また、作製工程中においても上記不良を低減することで半導体装置の製造歩留まりを向上させることを目的の一とする。
【解決手段】一対の第１の耐衝撃層及び第２の耐衝撃層に挟持された半導体集積回路において、半導体集積回路と第２の耐衝撃層との間に衝撃拡散層を有する。外部ストレスに対する耐衝撃層と、その衝撃を拡散する衝撃拡散層とを設けることで、半導体集積回路の単位面積あたりに加えられる力を軽減し、半導体集積回路を保護する。衝撃拡散層は弾性率が低く、破断係数が高い方が好ましい。 （もっと読む）

【課題】第１のシリサイド層と第２のシリサイド層間が断線することを防止すると共に、表面に高抵抗シリサイド層の形成されていない第１，第２のシリサイド層を実現する。
【解決手段】第１のゲート電極１４ａ上に形成された第１のシリサイド層２０ａ１を有する第１のＭＩＳトランジスタＮＴｒと、第２のゲート電極１４ｂ上に形成された第２のシリサイド層２２ｂ１を有する第２のＭＩＳトランジスタＰＴｒとを備え、第１のゲート電極１４ａと第２のゲート電極１４ｂとは、半導体基板１０上に一体化形成されており、第１のシリサイド層２０ａ１と第２のシリサイド層２２ｂ１とは、第１のシリサイド層２０ａ１及び第２のシリサイド層２２ｂ１よりも膜厚が厚い第３のシリサイド層２３を挟んで接続されている。 （もっと読む）

【課題】ゲート長が膜厚で規定された縦型の半導体装置であって、良好な信頼性のゲート絶縁膜を備え、微細化が容易な半導体装置及びその製造方法を提供する。
【解決手段】半導体装置１０の基板１１上の、チャネル領域３２に対応する領域を
除いた領域を種結晶領域として用い、チャネル領域３２を迂回する形で、
基板１１上に選択エピタキシャル成長又は固相エピタキシャル成長によってゲートとなる単結晶膜を結晶成長させる。この単結晶膜をＣＭＰで窒化膜１９の膜厚に規定し、この単結晶膜と絶縁膜からなる積層膜に、チャネルとなる任意の大きさの開口を形成する。この開口形成時にできた、単結晶膜の端面を酸化させることによりゲート酸化膜を形成する。 （もっと読む）

【課題】本発明は、ＰＭＩＳトランジスタ側とＮＭＩＳトランジスタ側とでシリサイド層の組成のバラツキを防止でき、またトランジスタのゲート形状の不安定化を防止できる、ＣＭＩＳトランジスタの製造方法を提供する。
【解決手段】ゲート絶縁膜１０３とＮ−ｍｅｔａｌ１０４と多結晶シリコン１０６とが当該順に積層した第一のゲート構造Ｇ１を形成する。ゲート絶縁膜１０３と多結晶シリコン１０６とが当該順に積層した第二のゲート構造Ｇ２を形成する。第一、二のゲート構造Ｇ１，Ｇ２をマスクした状態で、各ゲート構造Ｇ１，Ｇ２の両脇における半導体基板１０１上を、シリサイド化させる。そして、第一、二のゲート構造Ｇ１，Ｇ２を構成する多結晶シリコン１０６を、シリサイド化させる。 （もっと読む）

【課題】新たなレイアウトパターンを作成せずにＮＭＯＳの駆動力を向上することができる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１は、半導体基板１００と、第１の導電型の第１の半導体素子が設けられる半導体基板１００に形成される第１の半導体素子領域と、第２の導電型の第２の半導体素子が設けられる半導体基板１００に形成される第２の半導体素子領域と、第１の半導体素子領域と第２の半導体素子領域とを分離する素子分離領域１２０とを備え、第１の半導体素子領域は、第１の半導体素子領域に隣接する素子分離領域１２０より高い位置に形成され、素子分離領域１２０の表面からの第１の半導体素子領域の表面までの距離が、第１の半導体素子領域の上面視における幅以下である。 （もっと読む）

【課題】コンタクト構造物の形成方法及びこれを利用した半導体装置の製造方法を提供する。
【解決手段】コンタクト領域１０３を有する対象体１００上に絶縁層１０６を形成した後、絶縁層１０６をエッチングしてコンタクト領域１０３を露出させる開口を形成する。露出されたコンタクト領域１０３上にシリコン及び酸素を含む物質膜を形成した後、シリコン及び酸素を含む物質膜上に金属膜を形成する。シリコン及び酸素を含有する物質膜と金属膜を反応させて、少なくともコンタクト領域１０３上に金属酸化物シリサイド膜１２１を形成した後、金属酸化物シリサイド膜１２１上の開口を埋める導電膜を形成する。コンタクト領域とコンタクトとの間に金属、シリコン、及び酸素が三成分系を成す金属酸化物シリサイド膜を均一に形成することができるため、改善された熱安定性及び電気的特性を有する。 （もっと読む）

【課題】絶縁膜を介して隣接する複数のＳｉ系結晶上に、絶縁膜上での短絡のおそれを回避しつつ、それぞれ十分かつほぼ等しい厚さを有するシリサイド層を形成する半導体装置の製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置の製造方法は、半導体基板上に、絶縁膜を介して隣接し、前記絶縁膜よりも上面の高さが低い複数のＳｉ系結晶部を形成する工程と、前記複数のＳｉ系結晶部の上面、ならびに前記絶縁膜の上面および露出した側面に金属膜を形成する工程と、前記金属膜をシード膜として金属層を形成する工程と、熱処理により前記複数のＳｉ系結晶部と、前記金属膜および前記金属層とを反応させてシリサイド層を形成する工程と、を含む。 （もっと読む）

ゲート電極（１４、２８）によって制御されるチャネル（２０、３４）によって接続される金属ショットキーのソース電極（１０、２４）、及びドレイン電極（１２、２６）を有する相補型ｐ、及びｎＭＯＳＦＥＴトランジスタ（３、４）を製造する方法であって、ｐ、及びｎトランジスタの双方のための単一のシリサイドからソース電極、及びドレイン電極を製造することと、相補型ｎトランジスタ（４）をマスクして、シリサイドと、ｐトランジスタのチャネル（２０）との間の界面（２２）における周期表のＩＩ族、及びＩＩＩ族からの第１の不純物（２１）を偏析することと、相補型ｐトランジスタ（３）をマスクして、シリサイドと、ｎトランジスタのチャネル（３４）との間の界面（３６）における周期表のＶ族、及びＶＩ族からの第２の不純物（３５）を偏析することと、を有する。 （もっと読む）

【課題】シリサイド層を設ける場所に応じて適切な特性を有するシリサイド層を備える半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極上に形成された第１のシリサイド層と、前記ゲート電極下方の前記半導体基板内に形成されたチャネル領域と、前記半導体基板内の前記チャネル領域を挟んだ領域に形成されるソース・ドレイン領域と、前記ソース・ドレイン領域上に形成されて前記第１のシリサイド層よりも結晶粒径の平均値が小さい、または結晶粒内の組成境界数の平均値が多い第２のシリサイド層と、を有する。 （もっと読む）

【課題】精度良く形成された第１，第２のゲート電極を実現すると共に、ゲート幅方向の幅が縮小化された素子分離領域を実現する。
【解決手段】第１のＭＩＳトランジスタは、第１のゲート絶縁膜１３ａ上に形成された第２の金属膜３０ａからなる第１のゲート電極３０Ａと、第１のゲート電極の側面上から第１の活性領域１０ａにおける第１のゲート電極の側方に位置する領域の上面上に跨って形成された絶縁膜２７とを備え、第２のＭＩＳトランジスタは、第２のゲート絶縁膜１３ｂ上に形成され第１の金属膜１４ｂと第１の金属膜上に形成された導電膜３０ｂとからなる第２のゲート電極３０Ｂと、第２のゲート電極の側面上から第２の活性領域における第２のゲート電極の側方に位置する領域の上面上に跨って形成された絶縁膜２７とを備え、第１の金属膜と第２の金属膜とは、互いに異なる金属材料からなり、第１，第２のゲート電極の上面上には絶縁膜が形成されていない。 （もっと読む）