【課題】銀の反射層に高い反射率を達成する付着向上層を設けた光起電力モジュールおよびその製造方法を提供する。
【解決手段】光起電モジュールが、透明な基板上に、透明な前側電極層、半導体層３、および後ろ側電極層４を有している。後ろ側電極層４が、銀の層７と、ドープされた半導体で構成されて銀の層７と半導体層３との間に位置する中間層５とを有している。銅の層６が、銀の層７と中間層５との間に設けられている。好ましくは、前記銀の層７の層の厚さが、５０〜５００ｎｍ、前記銅の層６の層の厚さが、１〜５０ｎｍ、前記中間層５の層の厚さが、１０〜３００ｎｍである。 （もっと読む）

【課題】曲げ等の外力が加わり応力が生じた場合であってもトランジスタ等の損傷を低減する半導体装置を提供することを目的とする。
【解決手段】可撓性を有する基板上に設けられた第１の島状の補強膜と、第１の島状の補強膜上に、チャネル形成領域と不純物領域とを具備する半導体膜と、チャネル形成領域の上方にゲート絶縁膜を介して設けられた第１の導電膜と、第１の導電膜及びゲート絶縁膜を覆って設けられた第２の島状の補強膜とを有している。 （もっと読む）

【課題】構造を複雑化させることなく安定した特性が得られ、さらには抵抗素子を含む回路の高集積化を実現できる半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、基板本体（基板）１０Ａと、基板本体１０Ａ上に形成された半導体素子（インバータＩＮＶ１，ＩＮＶ２）と、半導体素子に接続された配線１２１，１２２と、配線１２１，１２２に形成された抵抗素子Ｒ１，Ｒ２とを備えており、配線１２１，１２２が、積層された複数の導電層１３１，１３２を有しており、異なる抵抗値を有する複数の抵抗素子Ｒ１，Ｒ２が、複数の導電層のうち少なくとも一部の導電層を用いて配線１２１，１２２に形成されていることを特徴とする。 （もっと読む）

【課題】薄膜トランジスターを提供する。
【解決手段】ガラス基板１の上にゲート電極膜２を形成し、前記ガラス基板１およびゲート電極膜２の上に窒化珪素膜３を形成し、前記窒化珪素膜３の上にアモルファスＳｉ膜４を形成し、前記アモルファスＳｉ膜４の上に燐ドープアモルファスＳｉ膜４´を形成し、前記燐ドープアモルファスＳｉ膜４´の上にバリア膜を形成し、前記バリア膜の上に純銅または銅合金膜８からなるドレイン電極膜５およびソース電極膜６を形成し、前記ドレイン電極膜５およびソース電極膜６の上に窒化珪素膜３´を被覆形成してなる薄膜トランジスターにおいて、前記バリア膜は、Ｓｉ、燐、Ｃｕおよび酸素からなり、必要に応じてその他の元素を含有するＣｕ燐ドープ酸化ケイ素膜１２´で構成されていることを特徴とする。 （もっと読む）

【解決課題】集積回路用のサブミクロン相互接続構造を製作する方法を提供する。
【解決手段】添加剤を含み、平坦で光沢があり延性があり低応力のＣｕ金属を付着させるのに通常用いられる浴からＣｕを電気めっきすることによって、ボイドのないシームレスな導体が得られる。ボイドまたはシームを残すことなくフィーチャを超充填できるこの方法の能力は独特であり、他の付着方法より優れている。この方法で電気めっきされたＣｕを利用する構造のエレクトロマイグレーションの抵抗は、ＡｌＣｕ構造または電気めっき以外の方法で付着されたＣｕを用いて製作された構造のエレクトロマイグレーションの抵抗より優れている。 （もっと読む）

【課題】 ゲート電極上のシリサイド膜の断線を抑制する。
【解決手段】 ソース・ドレイン領域をデュアルシリサイド構造とし、ゲート電極の仕事関数はｎ型ＭＩＳトランジスタ、ｐ型ＭＩＳトランジスタそれぞれの有するメタルゲート電極により定める構造とし、且つ、メタルゲート電極上の多結晶シリコン層は共通のｎ＋ドーピング層とし、ゲート上シリサイド膜はn型領域に対しショットキー障壁が低くなる材料で形成する。 （もっと読む）

【課題】薄膜トランジスターを提供する。
【解決手段】ガラス基板１の上にゲート電極膜２を形成し、前記ガラス基板１およびゲート電極膜２の上に窒化珪素膜３を形成し、前記窒化珪素膜３の上にアモルファスＳｉ膜４を形成し、前記アモルファスＳｉ膜４の上にバリア膜を介して純銅からなるドレイン電極膜５およびソース電極膜６を形成し、前記アモルファスＳｉ膜４、ドレイン電極膜５およびソース電極膜６の上に窒化珪素膜３´を被覆形成してなる薄膜トランジスターにおいて、前記バリア膜は、炭化ケイ素膜１２で構成されており、微量炭素含有銅膜１５は有ることが好ましいが無くてもよい。 （もっと読む）

【課題】相変化メモリ素子を提供する。
【解決手段】基板上に一方向に延伸しているワードラインと、ワードライン上に位置する第１半導体パターンと、第１半導体パターン上に位置するノード電極と、第１半導体パターンとノード電極との間に形成されたショットキーダイオードと、ノード電極上に位置する相変化抵抗体と、を備える半導体メモリ素子。 （もっと読む）

【課題】それぞれが適した閾値を有するフィン型ＭＯＳＦＥＴとプレーナ型ＭＯＳＦＥＴが混載され、且つ少ない工程で製造することができる半導体装置を提供する。
【解決手段】本発明の一態様に係る半導体装置は、第１のゲート電極と、前記第１のゲート電極にフェルミレベルピニングを発生させない第１のゲート絶縁膜と、を有するプレーナ型ＭＯＳＦＥＴと、第２のゲート電極と、前記第２のゲート電極にフェルミレベルピニングを発生させる第２のゲート絶縁膜と、を有するフィン型ＭＯＳＦＥＴと、を有する。 （もっと読む）

【課題】バリアメタルが薄い場合でもＡｌ配線のモフォロジ及びエレクトロマイグレーションを改善することができる半導体装置の製造方法を得る。
【解決手段】まず、半導体基板１１上にＳｉＯ_２層間膜１３（酸化膜）を形成する。次に、ＳｉＯ_２層間膜１３上にＴｉ膜１８を形成する。次に、Ｔｉ膜１８上にＴｉＮ膜３２を形成する。次に、ＴｉＮ膜３２上にＡｌ配線３３を形成する。ここで、Ｔｉ膜１８を形成する工程において、圧力が０．３Ｐａ以下の雰囲気中で物理気相成長法を用いる。これにより、Ｔｉ膜１８とＳｉＯ_２層間膜１３との間にＴｉＯ_２膜３１が形成される。 （もっと読む）

【課題】 半導体ウェハ外周部近傍にめっき膜を形成せず、かつ、パーティクルやシール不良などの不具合の発生を防止することができる半導体装置の製造方法を実現する。
【解決手段】 ＳＯＩ基板１０の素子形成基板１０ａの表面に、フォトレジストにより、素子形成領域１０ｆを囲む遮断部材１３を突出形成する。これにより、めっき液Ｌの素子形成基板１０ａの面方向への移動を遮断し、遮断部材１３に囲まれた領域にのみめっき液Ｌを接触させて電気めっきを行うことができるため、素子形成領域１０ｆにのみＣｕめっき膜Ｍを形成することができる。遮断部材１３は、素子形成基板１０ａ上に形成されているため、めっき装置２０からＳＯＩ基板１０を取り外すときに、遮断部材１３に付着したＣｕめっき膜Ｍがめっき槽２１に落下するおそれがない。 （もっと読む）

【課題】金属膜を吸着および分解プロセスの繰り返しにより、効率よく成膜する。
【解決手段】成膜方法は、被処理基板表面に金属元素のカルボニル原料を気相分子の形で、前記気相分子の分解を抑制する気相成分と共に、前記気相成分の分圧を、前記カルボニル気相原料分子の分解が抑制される第１の分圧に設定して供給する第１の工程と、前記被処理基板表面において前記気相成分の分圧を、前記カルボニル原料の分解が生じる第２の分圧に変化させ、前記被処理基板表面に前記金属元素を堆積させる第２の工程と、よりなることを特徴とする。 （もっと読む）

【課題】微細化が進みゲート長のバリエーションが増大した場合にも、高駆動力ＭＩＳＦＥＴを搭載した高性能デバイスを安定して実現できる簡便なＦＵＳＩ化技術を提供する。
【解決手段】第１のゲート長（相対的に短いゲート長）を持つ第１のゲート電極１０５Ａがフルシリサイド化されているのに対して、第２のゲート長（相対的に長いゲート長）を持つ第２のゲート電極１０５Ｂはフルシリサイド化されていない。 （もっと読む）

【課題】ゲート電極の上方にコンタクトプラグを形成するときに、ゲート絶縁膜やゲート電極を構成する材料がエッチングされることが無く、高い信頼性を有するゲート電極を有する絶縁ゲート電界効果トランジスタを提供する。
【解決手段】絶縁ゲート電界効果トランジスタは、ソース／ドレイン領域１３及びチャネル形成領域１２、ゲート電極２３、並びに、ゲート絶縁膜３０を備えており、ゲート絶縁膜３０は、ゲート電極２３とチャネル形成領域１２との間に形成されたゲート絶縁膜本体部３０Ａ、及び、ゲート絶縁膜本体部３０Ａからゲート電極２３の側面部２３Ａの途中まで延在するゲート絶縁膜延在部３０Ｂから構成されており、チャネル形成領域１２の表面を基準としたゲート電極２３の高さをＨ_Gate、ゲート絶縁膜延在部３０Ａの高さをＨ_Insとしたとき、Ｈ_Ins＜Ｈ_Gateを満足する。 （もっと読む）

【課題】ｐ型のIII族窒化物半導体層（チャネル層）に対してコンタクト電極を良好にオーミック接触させることができる窒化物半導体素子の製造方法を提供すること。
【解決手段】III族窒化物半導体からなる電界効果トランジスタの製造工程において、まず、基板１２の上にｎ型ＧａＮ層２およびｐ型ＧａＮ層３が形成される。次いで、このｐ型ＧａＮ層３の上に、コンタクト電極１５が形成される。コンタクト電極１５が形成された後には、ｐ型ＧａＮ層３からコンタクト電極１５上に至る領域にｎ型ＧａＮ層４が形成され、このｎ型ＧａＮ層４の表面からコンタクト電極１５に至るコンタクトホール１４が形成される。そして、このコンタクトホール１４にソース電極１１が埋め込まれる。 （もっと読む）

【課題】半導体層の上の領域を有効利用することができる、半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１００は、半導体基板１２０と、半導体基板１２０の上に設けられた絶縁層１３０と、絶縁層１３０の上に設けられたＳＯＩ層１４０とからなるＳＯＩ基板１１０を含む。半導体基板１２０において、不純物拡散層１２２が設けられている。不純物拡散層１２２は、ＳＯＩ層１４０の上に設けられた配線層１６２と電気的に接続されている。不純物拡散層１２２は、配線層または抵抗層として機能させることができる。 （もっと読む）

【課題】選択ゲートトランジスタのゲート電極間のビット線コンタクトのコンタクトホール形成を確実にできるようにする。
【解決手段】シリコン基板１にメモリセルトランジスタおよび選択ゲートトランジスタのゲート電極ＭＧ、ＳＧが形成されたもので、選択ゲートＳＧ−ＳＧ間の構成として、ゲート電極ＳＧの対向する側壁にシリコン窒化膜１２の厚いスペーサを設ける。シリコン窒化膜１２はシリコン基板１に対してシリコン酸化膜１１を介した状態で形成される。ゲート電極ＭＧ、ＳＧの上部にはコバルトシリサイドの金属シリサイド層８が形成される。ビット線コンタクトのコンタクトホール１６は、シリコン窒化膜１３、１２の部分で自己整合的に制約を受けて狭くなり、確実にコンタクトプラグ１７を形成できる。 （もっと読む）

【課題】結晶粒径を小さくしてストレスマイグレーションを抑制した銅めっき膜を、より簡便に基板上に成膜できるようにする。
【解決手段】シード層で覆われた配線用凹部を表面に形成した基板を用意し、シード層を、硫酸銅及び硫酸由来の硫黄を２．０Ｍ以上含む硫酸銅めっき液に接触させ、シード層をカソードとして、該カソードと硫酸銅めっき液中に浸漬させたアノードとの間に電圧を印加して、シード層の表面に銅めっき膜を成膜する。 （もっと読む）

【課題】フォトレジストの回数を削減し、且つ微細な薄膜加工を容易に行う方法を提供することを課題とする。
【解決手段】基板上に形成された第１の層及び光吸収性を有する第２の層上に選択的にレーザービーム照射を行い、光吸収層の一部を除去し、光吸収層をマスクとして第１の層の露出させた部分をエッチングにより除去する。次に少なくとも第１の層及び第２の層の除去された部分を覆うように第２の層上の一部にマスクとなる層を液滴吐出法により形成し、マスクとなる層をマスクとして第１の層及び第２の層をエッチングする。所定の場所に適した方法を選択して薄膜加工を行うことができるため、スループットが向上する。 （もっと読む）

本発明は、半導体材料からなる基板（３）上に金属層（９）を有する電子的構成部材に関し、この場合金属層（９）と基板（３）との間には、拡散遮断層（７）が形成されており、この拡散遮断層は、金属層（９）の金属に対して小さな拡散係数を有する材料から完成されている。
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