ショットキーダイオードを備える相変化メモリ素子
【課題】相変化メモリ素子を提供する。
【解決手段】基板上に一方向に延伸しているワードラインと、ワードライン上に位置する第１半導体パターンと、第１半導体パターン上に位置するノード電極と、第１半導体パターンとノード電極との間に形成されたショットキーダイオードと、ノード電極上に位置する相変化抵抗体と、を備える半導体メモリ素子。
【解決手段】基板上に一方向に延伸しているワードラインと、ワードライン上に位置する第１半導体パターンと、第１半導体パターン上に位置するノード電極と、第１半導体パターンとノード電極との間に形成されたショットキーダイオードと、ノード電極上に位置する相変化抵抗体と、を備える半導体メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子に係り、特にダイオードを備える相変化メモリ素子に関する。
【背景技術】
【０００２】
相変化メモリ素子は、相変化物質の相変化による抵抗差を利用したメモリ素子であり、不揮発性メモリ素子である。かかる相変化メモリ素子の単位セルは、１つのスイッチング素子と、前記スイッチング素子に電気的に接続された相変化抵抗体とを備える。
【０００３】
前記スイッチング素子は、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタでありうる。この場合に、前記相変化メモリ素子の単位セルをプログラムさせるために、少なくとも数ｍＡの大きいプログラム電流が要求され、前記プログラム電流は前記ＭＯＳトランジスタを通じて流れねばならない。したがって、前記ＭＯＳトランジスタが占める面積を縮めるのに限界がある。言い換えれば、前記スイッチング素子としてＭＯＳトランジスタを採択する場合には、前記相変化メモリ素子の集積度を向上させるのに限界がありうる。
【０００４】
かかる問題点を解決するために、前記ＭＯＳトランジスタの代りに、垂直ＰＮダイオードをセルスイッチング素子として採択できる。しかし、前記ＰＮダイオードは、そのしきい電圧が０．７ないし０．８Ｖとかなり高くて動作電圧を減少させ難く、正孔により電流が流れるため、オン電流が低くてプログラム効率が低いという短所がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、動作電圧が低くてプログラム効率が向上した相変化メモリ素子及びその製造方法を提供するところにある。
【課題を解決するための手段】
【０００６】
本発明の一側面は、相変化メモリ素子を提供する。前記相変化メモリ素子は、基板上に一方向に延伸しているワードラインと、前記ワードライン上に位置する第１半導体パターンと、前記第１半導体パターン上に位置するノード電極と、前記第１半導体パターンと前記ノード電極との間に形成されたショットキーダイオードと、前記ノード電極上に位置する相変化抵抗体と、を備える。
【０００７】
一実施形態で、前記ワードラインは金属を含有する導電膜である。この場合、前記低濃度半導体パターンと前記ワードラインとの間に高濃度半導体パターンが位置できる。前記高濃度半導体パターン及び前記低濃度半導体パターンは、前記ワードラインに沿って延伸しうる。
【０００８】
他の実施形態で、前記ワードラインは高濃度半導体パターンでありうる。この場合、前記低濃度半導体パターンは、前記高濃度半導体パターンに沿って延伸しうる。
【０００９】
いくつかの実施形態で、前記ワードラインの下部の前記基板上に、第１層間絶縁膜が位置できる。
【００１０】
いくつかの実施形態で、前記ノード電極の幅は、前記低濃度半導体パターンの幅に比べて狭い。
【００１１】
いくつかの実施形態で、前記低濃度半導体パターン上に、前記低濃度半導体パターンを覆い、前記低濃度半導体パターンの上部一部を露出させるノードコンタクトホールを備える第２層間絶縁膜が位置できる。前記ノード電極は、前記ノードコンタクトホール内に位置できる。前記ノードコンタクトホールの側壁上に、前記ノード電極を取り囲む絶縁スペーサが位置できる。
【００１２】
本発明の他の一側面は、相変化メモリ素子の製造方法を提供する。前記製造方法は、基板上に順次に積層されたワードライン及び低濃度半導体パターンを形成するステップを含む。前記低濃度半導体パターン上にノード電極を形成して、前記低濃度半導体パターンと前記ノード電極との間にショットキーダイオードを形成する。前記ノード電極上に相変化抵抗体を形成する。
【００１３】
一実施形態で、前記ワードラインは、金属を含有する導電膜で形成し、前記低濃度半導体パターンと前記ワードラインとの間に位置する高濃度半導体パターンを形成するステップをさらに含むことができる。
【００１４】
一実施形態で、前記基板上にワードライン導電膜、高濃度半導体層及び低濃度半導体層を順次に形成し、前記低濃度半導体層、前記高濃度半導体層及び前記ワードライン導電膜を順次にパターニングして、前記ワードライン、前記高濃度半導体パターン及び前記低濃度半導体パターンを形成するが、前記高濃度半導体パターン及び前記低濃度半導体パターンは、前記ワードラインに沿って延伸するように形成できる。
【００１５】
一実施形態で、前記ワードラインは高濃度半導体パターンでありうる。
【００１６】
一実施形態で、前記基板上に高濃度半導体層及び低濃度半導体層を順次に形成し、前記低濃度半導体層及び前記高濃度半導体層を順次にパターニングして、前記高濃度半導体パターン上に前記低濃度半導体パターンを形成するが、前記低濃度半導体パターンは、前記高濃度半導体パターンに沿って延伸するように形成できる。
【００１７】
一実施形態で、前記ワードラインを形成する前に、前記基板上に第１層間絶縁膜を形成するステップをさらに含むことができる。
【００１８】
一実施形態で、前記相変化抵抗体を形成する前に、前記低濃度半導体パターン上に前記低濃度半導体パターンを覆う第２層間絶縁膜を形成するステップと、前記第２層間絶縁膜内に前記低濃度半導体パターンの上部の一部を露出させるノードコンタクトホールを形成するステップと、をさらに含み、前記ノード電極は、前記ノードコンタクトホール内に位置するように形成できる。
【００１９】
一実施形態で、前記ノード電極を形成する前に、前記ノードコンタクトホールの側壁上に絶縁スペーサを形成するステップをさらに含むことができる。
【００２０】
一実施形態で、前記相変化抵抗体を形成する前に、前記ノード電極が形成された基板を熱処理して、前記ノード電極が接する前記低濃度半導体パターン内に、シリサイド層を形成するステップをさらに含むことができる。
【００２１】
本発明のさらに他の一側面は、セルアレイ領域及び周辺回路領域を備える半導体基板と、前記周辺回路領域内に位置するトランジスタと、前記セルアレイ領域内に位置するワードラインと、前記周辺回路領域内に位置し、前記トランジスタに電気的に連結された第１コンタクトプラグと、複数の第１半導体パターンと、前記セルアレイ領域内で、前記複数の第１半導体パターンのうちの１つに位置するノード電極と、前記複数の第１半導体パターンのうちの１つと前記ノード電極との間に形成されるショットキーダイオードと、前記セルアレイ領域内で前記ノード電極に位置する相変化抵抗体と、を備え、前記複数の第１半導体パターンのうちの１つは前記ワードライン上に位置し、前記複数の第１半導体パターンのうちの他の一つは、前記第１コンタクトプラグ上に位置する半導体素子を提供する。
【００２２】
一実施形態で、前記ワードライン及び前記第１コンタクトプラグは金属を含み、前記半導体素子は、前記複数の第１半導体パターンと、前記ワードライン及び前記コンタクトプラグのうちの対応するものとの間に位置する複数の第２半導体パターンをさらに備える。
【００２３】
一実施形態で、前記複数の第１半導体パターンは第１不純物濃度を持ち、前記複数の第２半導体パターンは、前記第１不純物濃度よりも高い第２不純物濃度を持つ。
【００２４】
一実施形態で、前記ワードラインと前記コンタクトプラグとは、それぞれ第２半導体パターンである。
【００２５】
一実施形態で、前記半導体基板上に位置する第１層間絶縁膜をさらに備え、前記第１層間絶縁膜は前記ワードラインの下部に位置し、前記コンタクトプラグは、前記第１層間絶縁膜を通じて延伸する。
【００２６】
一実施形態で、前記複数の第１半導体パターンの上部の第２層間絶縁膜をさらに備え、前記ノード電極は、前記第２層間絶縁膜を通じて延伸する。
【００２７】
一実施形態で、前記相変化抵抗体及び前記第２層間絶縁膜の上部の第３層間絶縁膜と、前記第３層間絶縁膜上に位置し、前記第３層間絶縁膜を通じて前記相変化抵抗体に電気的に連結されるビットラインと、前記第３層間絶縁膜上に位置し、前記第２及び第３層間絶縁膜を通じて前記ワードラインに電気的に連結される信号コンタクトプラグと、前記第３層間絶縁膜上に位置し、前記第１ないし第３層間絶縁膜を通じて前記トランジスタと電気的に連結される第２コンタクトプラグと、をさらに備える。
【発明の効果】
【００２８】
本発明によれば、低濃度半導体パターン上にノード電極を形成して、低濃度半導体パターンとノード電極との界面にショットキーダイオードを形成することによって、相変化メモリ素子の動作電圧を減少させることができ、プログラム効率を向上させることができる。また、前記ノード電極を形成する過程で、前記低濃度半導体パターン上の自然酸化膜をインサイチュで除去できて、自然酸化膜を除去するための追加的な工程を必要としない。
【００２９】
また、前記低濃度半導体パターン下部のワードラインは第１層間絶縁膜上に形成される。したがって、ワードラインを前記基板内の不純物領域で形成した場合に比べて、基板と不純物領域との間の接合漏れ電流及び接合キャパシタンスを除去できる。
【００３０】
さらに、前記半導体パターンは前記ワードラインに沿って延伸しうるが、この場合、前記ワードラインを通じる電圧降下を低減できる。その結果、１つのワードラインにさらに多くのセルを接続させることができるので、集積度を向上させることができる。
【発明を実施するための最良の形態】
【００３１】
以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。しかし、本発明は、ここで説明される実施形態に限定されずに、他の形態に具体化されることもできる。ここで紹介される実施形態は、開示された内容を徹底的かつ完全なものにし、そして当業者に本発明の思想を十分に伝えるために提供されるものである。図面において、層及び領域の厚さは明確性を期するために誇張されたものである。明細書全体にわたって同じ参照番号は同じ構成要素を示す。
【００３２】
図１は、本発明の一実施形態による相変化メモリ素子のセルアレイ領域の一部を示す等価回路図である。
【００３３】
図１を参照すれば、相変化メモリ素子のセルアレイＣＡは、複数のワードラインＷＬ及び前記ワードラインＷＬと交差する複数のビットラインＢＬを備えることができる。前記ビットラインＢＬ及び前記ワードラインＷＬの交差点に複数の相変化メモリセルＣがそれぞれ配置されうる。前記各相変化メモリセルＣは、相変化抵抗体（Ｐｈａｓｅ ｃｈａｎｇｅ Ｒｅｓｉｓｔｏｒ；ＶＲ）とショットキーダイオード（Ｓｃｈｏｔｔｋｙ Ｄｉｏｄｅ；ＳＤ）とを備えることができる。前記相変化抵抗体ＶＲの一端は、前記ビットラインＢＬのうち、いずれか１つに電気的に接続され、他端は前記ショットキーダイオードＳＤの正極（ａｎｏｄｅ）に接続される。前記ショットキーダイオードＳＤの負極（ｃａｔｈｏｄｅ）は、前記ワードラインＷＬのうち、いずれか１つに電気的に接続される。前記相変移抵抗体ＶＲと前記ショットキーダイオードＳＤとの間のノードであるノード電極ＮＥは、前記ショットキーダイオードＳＤの正極だけでなく、前記相変移抵抗体ＶＲの下部電極としての役割を行える。
【００３４】
図２は、図１の等価回路図に相応し、本発明の一実施形態による相変化メモリ素子のセルアレイ領域の一部を示すレイアウトである。図３Ａないし図３Ｆは、本発明の一実施形態による相変化メモリ素子の製造方法を工程ステップ別に示す断面図であり、セルアレイ領域及び周辺回路領域についての断面図である。前記セルアレイ領域に対する断面は、図２の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’に沿って工程ステップ別に切り取ったものである。
【００３５】
図３Ａを参照すれば、セルアレイ領域及び周辺回路領域を持つ半導体基板１００を提供し、前記周辺回路領域内に素子分離膜１００ａを形成して活性領域を限定できる。前記活性領域上にゲートパターン１１０を形成し、前記ゲートパターン１１０をマスクとして前記活性領域内にソース／ドレイン領域１０１を形成できる。前記ゲートパターン１１０の側壁上に絶縁スペーサ１１５を形成できる。前記絶縁スペーサ１１５はシリコン窒化膜でありうる。前記ゲートパターン１１０、前記絶縁スペーサ１１５及び前記基板１００上に下部エッチング阻止膜１１７を形成できる。前記下部エッチング阻止膜１１７はシリコン膜でありうる。
【００３６】
前記下部エッチング阻止膜１１７上に第１層間絶縁膜１１９を形成し、前記第１層間絶縁膜１１９を平坦化エッチングできる。前記平坦化エッチングされた第１層間絶縁膜１１９上に上部エッチング阻止膜１２０を積層できる。前記下部エッチング阻止膜１１７をエッチング終了点として使用して、前記上部エッチング阻止膜１２０及び前記第１層間絶縁膜１１９内に下部エッチング阻止膜１１７を露出させる第１回路コンタクトホール１１９ａを形成できる。前記第１回路コンタクトホール１１９ａ内に露出された前記下部エッチング阻止膜１１７をエッチングして、前記ソース／ドレイン領域１０１のうち、いずれか１つの領域を露出させることができる。これとは異なって、前記第１回路コンタクトホール１１９ａは、前記ゲートパターン１１０を露出させるように形成されうる。
【００３７】
図３Ｂを参照すれば、前記上部エッチング阻止膜１２０上にワードライン導電膜１３０を形成する。前記ワードライン導電膜１３０は、金属を含有する導電膜であり、例えば、金属膜、金属シリサイド膜または金属窒化膜でありうる。具体的に、前記ワードライン導電膜１３０は、チタン膜、コバルト膜、タングステン膜、モリブデン膜、タンタル膜、チタンシリサイド膜、コバルトシリサイド膜、タングステンシリサイド膜、モリブデンシリサイド膜、タンタルシリサイド膜、チタン窒化膜、コバルト窒化膜、タングステン窒化膜、モリブデン窒化膜またはタンタル窒化膜でありうる。前記ワードライン導電膜１３０を形成する前に、前記上部エッチング阻止膜１２０上にバリア導電膜（図示せず）を形成できる。前記ワードライン導電膜１３０は、前記第１回路コンタクトホール１１９ａを充填することができる。
【００３８】
前記ワードライン導電膜１３０上に、高濃度半導体層１３３及び低濃度半導体層１３５を順次に形成できる。
【００３９】
前記高濃度半導体層１３３は、ｎ型不純物がドーピングされた半導体層であり、前記ワードライン導電膜１３０とオーミックコンタクトを形成できるほどの不純物濃度を持つことができる。具体的に、前記高濃度半導体層１３３内の不純物濃度は、１×１０１９ｃｍ−３ないし１×１０２１ｃｍ−３でありうる。望ましくは、前記高濃度半導体層１３３内の不純物濃度は、５×１０１９ｃｍ−３ないし１×１０２１ｃｍ−３でありうる。前記高濃度半導体層１３３内に不純物をドーピングするときに、インサイチュ（ｉｎ−ｓｉｔｕ）ドーピング法を使用できる。前記高濃度半導体層１３３の厚さは、５００Åないし２０００Åでありうる。前記高濃度半導体層１３３は多結晶層であり、シリコン（Ｓｉ）層、シリコン・ゲルマニウム（ＳｉＧｅ）層またはシリコン・カーバイド（ＳｉＣ）層でありうる。
【００４０】
前記低濃度半導体層１３５は、前記高濃度半導体層１３３のようなｎ型不純物がインサイチュでドーピングされるが、前記高濃度半導体層１３３内のｎ型不純物濃度に比べて低い不純物濃度を持つ半導体層であるか、ドーピングされていない（ｕｎｄｏｐｅｄ）半導体層でありうる。前記低濃度半導体層１３５をドーピングされていない半導体層で形成した場合、前記低濃度半導体層１３５内にｎ型不純物をイオン注入できる。前記低濃度半導体層１３５内のｎ型不純物濃度は、前記低濃度半導体層１３５が後述するノード電極と接触する時、それら間の界面にショットキーダイオードが生成されうるほどに低くなければならない。具体的に、前記低濃度半導体層１３５内のｎ型不純物濃度は、１×１０１０ｃｍ−３以上１×１０１９ｃｍ−３未満でありうる。望ましくは、前記低濃度半導体層１３５内のｎ型不純物濃度は、１×１０１７ｃｍ−３ないし１×１０１８ｃｍ−３でありうる。前記低濃度半導体層１３５の厚さは、３００Åないし５０００Åでありうる。前記低濃度半導体層１３５は多結晶層であり、シリコン（Ｓｉ）層、シリコン・ゲルマニウム（ＳｉＧｅ）層またはシリコン・カーバイド（ＳｉＣ）層でありうる。
【００４１】
前記低濃度半導体層１３５上にハードマスク膜１３７を積層できる。前記ハードマスク膜１３７はシリコン窒化膜でありうる。
【００４２】
次いで、前記基板を活性化アニールして、前記半導体層１３３、１３５内にドーピングされた不純物を活性化させる。前記活性化アニールは９５０℃ないし１１００℃で行え、ファーネスアニール、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）、スパイクアニール、レーザーアニールまたはフラッシュアニールを使用して行える。
【００４３】
図２及び図３Ｃを参照すれば、前記ハードマスク膜１３７上にフォトレジストパターン（図示せず）を形成し、前記フォトレジストパターンをマスクとして、前記ハードマスク膜１３７をエッチングしてハードマスクパターン１３７ａを形成する。次いで、前記ハードマスクパターン１３７ａをエッチングマスクとして、前記低濃度半導体層１３５、前記高濃度半導体層１３３及び前記ワードライン導電膜１３０を順次にエッチングするが、前記上部エッチング阻止膜１２０が露出されるまでエッチングする。その結果、前記セルアレイ領域上の前記上部エッチング阻止膜１２０上に一方向に延伸しているワードライン１３０ａ、ＷＬが形成され、前記周辺回路領域上には、前記第１回路コンタクトホール１１９ａを充填する第１コンタクトプラグ１３０ｂが形成される。また、前記ワードライン１３０ａ、ＷＬと前記コンタクトプラグ１３０ｂとの上に、順次に積層された高濃度半導体パターン１３３ａ及び低濃度半導体パターン１３５ａが形成されうる。
【００４４】
前記ワードライン１３０ａは、前記第１層間絶縁膜１１９の上部に形成されるので、ワードラインを基板内の不純物領域で形成した場合と比較する時、基板と不純物領域との間の接合漏れ電流及び接合キャパシタンスを除去できる。
【００４５】
前記セルアレイ領域上に形成された前記半導体パターン１３３ａ、１３５ａは、前記ワードライン１３０ａ、ＷＬに沿って延伸しうる。この場合、前記ワードライン１３０ａ、ＷＬに沿って流れる電流は、前記半導体パターン１３３ａ、１３５ａ、特に、前記高濃度半導体パターン１３３ａ内にも流れることができて、前記ワードライン１３０ａ、ＷＬを通じた電圧降下を低減させうる。その結果、１つのワードライン１３０ａ、ＷＬにさらに多くのセルを接続させることができるので、集積度を向上させることができる。
【００４６】
前記周辺回路領域上に順次に積層された前記コンタクトプラグ１３０ｂ、前記高濃度半導体パターン１３３ａ及び前記低濃度半導体パターン１３５ａは、局部的配線（Ｌｏｃａｌ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ；ＬＩ）としての役割を行える。
【００４７】
図３Ｄを参照すれば、前記低濃度半導体パターン１３５ａ上に、第２層間絶縁膜１４０を形成できる。前記第２層間絶縁膜１４０は、シリコン酸化膜でありうる。前記第２層間絶縁膜１４０内に、ノードコンタクトホール１４０ａを形成できる。前記ノードコンタクトホール１４０ａは、前記ハードマスクパターン１３７ａを貫通して前記低濃度半導体パターン１３５ａの上部一部を露出させることができる。
【００４８】
前記ノードコンタクトホール１４０ａの側壁上に、絶縁スペーサ１４５を形成できる。しかし、前記絶縁スペーサ１４５を形成することは省略されてもよい。前記絶縁スペーサ１４５は、前記第２層間絶縁膜１４０に対してエッチング選択比を持つ絶縁膜で形成できる。具体的に、前記第２層間絶縁膜１４０がシリコン酸化膜である場合、前記絶縁スペーサ１４５は、シリコン窒化膜またはシリコン酸窒化膜でありうる。
【００４９】
図２及び図３Ｅを参照すれば、前記ノードコンタクトホール１４０ａを充填するノード導電膜を形成する。前記ノード導電膜は、高融点金属を含有する導電膜、例えば、金属膜または金属シリサイド膜でありうる。具体的に、前記ノード導電膜はチタン膜、コバルト膜、タングステン膜、モリブデン膜、タンタル膜、チタンシリサイド膜、コバルトシリサイド膜、タングステンシリサイド膜、モリブデンシリサイド膜またはタンタルシリサイド膜でありうる。
【００５０】
前記金属を含有するノード導電膜を形成する時、前記ノードコンタクトホール１４０ａ内に露出された前記低濃度半導体パターン１３５ａの上部面に生成された自然酸化膜はインサイチュで除去されうる。したがって、前記自然酸化膜を除去するための追加的な工程を省略できる。このために、前記ノード導電膜はスパッタリング法を使用して形成できる。
【００５１】
前記ノード導電膜を平坦化エッチングして、前記ノードコンタクトホール１４０ａ内に前記低濃度半導体パターン１３５ａに接続するノード電極ＮＥを形成する。前記ノード電極ＮＥと前記低濃度半導体パターン１３５ａとの界面にショットキーダイオードＳＤが形成されうる。前記ショットキーダイオードＳＤは、そのしきい電圧がＰＮダイオードに比べてかなり低くて相変化メモリ素子の動作電圧を減少させることができ、電子により電流が流れるため、ＰＮダイオードに比べてオン電流がはるかに高くてプログラム効率を向上させることができる。
【００５２】
前記ノード電極の幅Ｗ−ＮＥは、前記低濃度半導体パターンの幅Ｗ−１３５ａより狭い。このために、前記ノードコンタクトホール１４０ａの幅を前記低濃度半導体パターンの幅Ｗ−１３５ａより狭く形成できる。この場合、前記ノード電極ＮＥと前記低濃度半導体パターン１３５ａとの界面に形成される前記ショットキーダイオードＳＤの幅も、前記低濃度半導体パターンの幅Ｗ−１３５ａより狭い。したがって、前記ショットキーダイオードＳＤのオフ電流を減少させることができる。この時、前記ショットキーダイオードＳＤのオン電流も減少できるが、元来のオン電流が非常に大きいので減少率は微小でありえる。さらに、前記絶縁スペーサ１４５を形成した場合、前記ノード電極の幅Ｗ−ＮＥをさらに狭めることができて、これにより前記ショットキーダイオードＳＤのオフ電流をさらに減少させることができる。
【００５３】
前記ノード電極ＮＥが形成された基板をシリサイデーション熱処理して、前記低濃度半導体パターン１３５ａ内に金属シリサイド層１５１を形成できる。前記金属シリサイド層１５１は、前記ノード電極ＮＥと前記低濃度半導体パターン１３５ａとの界面抵抗を低減させることができる。前記シリサイデーション熱処理は３５０℃ないし５５０℃で行える。
【００５４】
図２及び図３Ｆを参照すれば、前記ノード電極ＮＥ上に相変化物質膜及び上部電極膜を順次に形成できる。前記相変化物質膜は、Ｇｅ−Ｓｂ−Ｔｅ合金膜のようなカルコゲナイド膜で形成でき、前記上部電極膜はチタン窒化膜のような導電膜で形成できる。前記上部電極膜及び前記相変化物質膜を連続的にパターニングして、前記ノード電極ＮＥを覆う相変化抵抗体ＶＲ及び前記相変化抵抗体ＶＲ上の上部電極１５５を形成できる。
【００５５】
前記相変化抵抗体ＶＲの下部に接続する前記ノード電極ＮＥは、前記相変化抵抗体ＶＲに対して下部電極としての役割を行える。
【００５６】
前記上部電極１５５上に第３層間絶縁膜１６０を形成し、前記第３層間絶縁膜１６０をパターニングして、前記上部電極１５５の一部を露出させるビアホール１６０ａ、前記ワードラインＷＬの一側末端部を露出させる信号コンタクトホール１６０ｂ及び周辺回路領域のソース／ドレイン領域を露出させる第２回路コンタクトホール１６０ｃを形成できる。前記第３層間絶縁膜１６０上に、前記ビアホール１６０ａ及び前記コンタクトホール１６０ｂ、１６０ｃを充填するビットライン導電膜を形成し、前記ビットライン導電膜をパターニングしてビットラインＢＬ、信号コンタクトプラグ１７０ｂ、ＳＣ及び第２回路コンタクトプラグ１７０ｃを形成できる。前記ビットラインＢＬは、前記ビアホール１６０ａを充填して前記第３層間絶縁膜１６０上で一方向に延伸するが、前記ワードラインＷＬの上部を横切るように延伸しうる。前記信号コンタクトプラグ１７０ｂ、ＳＣを通じて前記ワードラインＷＬに電気的信号を印加できる。
【００５７】
図４は、本発明の他の実施形態による相変化メモリ素子を示す断面図であり、セルアレイ領域及び周辺回路領域についての断面図である。前記セルアレイ領域についての断面は、図２の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’に沿って切り取ったものである。本実施形態は、後述するものを除いては図３Ａないし図３Ｆを参照して説明した実施形態と類似している。
【００５８】
図２及び図４を参照すれば、上部エッチング阻止膜１２０上に形成されるワードラインＷＬ’は、高濃度半導体パターン１３３ａでありうる。前記高濃度半導体パターン１３３ａが周辺回路領域で局部配線として使われる場合、前記高濃度半導体パターン１３３ａは、第１層間絶縁膜１１９内に形成された第１回路コンタクトホール１１９ａ内に位置してソース／ドレイン領域１０１のうちいずれか１つに接続されうる。
【００５９】
前記ワードライン１３３ａ、ＷＬ’上に位置する低濃度半導体パターン１３５ａは、前記ワードライン１３３ａ、ＷＬ’に沿って延伸しうる。
【００６０】
前記低濃度半導体パターン１３５ａ及び前記ワードライン１３３ａ、ＷＬ’は、前記上部エッチング阻止膜１２０上に高濃度半導体層及び低濃度半導体層を順次に積層し、前記低濃度半導体層及び前記高濃度半導体層を順次にパターニングすることで形成できる。
【産業上の利用可能性】
【００６１】
本発明は、メモリ関連の技術分野に好適に用いられる。
【図面の簡単な説明】
【００６２】
【図１】本発明の一実施形態による相変化メモリ素子のセルアレイ領域の一部を示す等価回路図である。
【図２】図１の等価回路図に相応し、本発明の一実施形態による相変化メモリ素子のセルアレイ領域の一部を示すレイアウトである。
【図３Ａ】本発明の一実施形態による相変化メモリ素子の製造方法を工程ステップ別に示す断面図であり、セルアレイ領域及び周辺回路領域についての断面図である。
【図３Ｂ】本発明の一実施形態による相変化メモリ素子の製造方法を工程ステップ別に示す断面図であり、セルアレイ領域及び周辺回路領域についての断面図である。
【図３Ｃ】本発明の一実施形態による相変化メモリ素子の製造方法を工程ステップ別に示す断面図であり、セルアレイ領域及び周辺回路領域についての断面図である。
【図３Ｄ】本発明の一実施形態による相変化メモリ素子の製造方法を工程ステップ別に示す断面図であり、セルアレイ領域及び周辺回路領域についての断面図である。
【図３Ｅ】本発明の一実施形態による相変化メモリ素子の製造方法を工程ステップ別に示す断面図であり、セルアレイ領域及び周辺回路領域についての断面図である。
【図３Ｆ】本発明の一実施形態による相変化メモリ素子の製造方法を工程ステップ別に示す断面図であり、セルアレイ領域及び周辺回路領域についての断面図である。
【図４】本発明の他の実施形態による相変化メモリ素子を示す断面図であり、セルアレイ領域及び周辺回路領域についての断面図である。
【符号の説明】
【００６３】
１００ 半導体基板
１００ａ 素子分離膜
１０１ ソース／ドレイン領域
１１０ ゲートパターン
１１５ 絶縁スペーサ
１１７ 下部エッチング阻止膜
１１９ 第１層間絶縁膜
１１９ａ 第１回路コンタクトホール
１２０ 上部エッチング阻止膜
１３０ａ、ＷＬ ワードライン
１３０ｂ コンタクトプラグ
１３３ 高濃度半導体層
１３３ａ 高濃度半導体パターン
１３５ 低濃度半導体層
１３５ａ 低濃度半導体パターン
１３７ ハードマスク膜
１３７ａ ハードマスクパターン
１４０ 第２層間絶縁膜
１４０ａ ノードコンタクトホール
１４５ 絶縁スペーサ
１５１ 金属シリサイド層
１５５ 上部電極
１６０ 第３層間絶縁膜
１６０ａ ビアホール
１６０ｂ 信号コンタクトホール
１６０ｃ 第２回路コンタクトホール
１７０ａ、ＢＬ ビットライン
１７０ｂ、ＳＣ 信号コンタクトプラグ
１７０ｃ 第２回路コンタクトプラグ
ＢＬ ビットライン
ＬＩ 局部的配線
ＮＥ ノード電極
ＳＤ ショットキーダイオード
ＶＲ 相変化抵抗体
ＷＬ ワードライン
【技術分野】
【０００１】
本発明は、半導体メモリ素子に係り、特にダイオードを備える相変化メモリ素子に関する。
【背景技術】
【０００２】
相変化メモリ素子は、相変化物質の相変化による抵抗差を利用したメモリ素子であり、不揮発性メモリ素子である。かかる相変化メモリ素子の単位セルは、１つのスイッチング素子と、前記スイッチング素子に電気的に接続された相変化抵抗体とを備える。
【０００３】
前記スイッチング素子は、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタでありうる。この場合に、前記相変化メモリ素子の単位セルをプログラムさせるために、少なくとも数ｍＡの大きいプログラム電流が要求され、前記プログラム電流は前記ＭＯＳトランジスタを通じて流れねばならない。したがって、前記ＭＯＳトランジスタが占める面積を縮めるのに限界がある。言い換えれば、前記スイッチング素子としてＭＯＳトランジスタを採択する場合には、前記相変化メモリ素子の集積度を向上させるのに限界がありうる。
【０００４】
かかる問題点を解決するために、前記ＭＯＳトランジスタの代りに、垂直ＰＮダイオードをセルスイッチング素子として採択できる。しかし、前記ＰＮダイオードは、そのしきい電圧が０．７ないし０．８Ｖとかなり高くて動作電圧を減少させ難く、正孔により電流が流れるため、オン電流が低くてプログラム効率が低いという短所がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、動作電圧が低くてプログラム効率が向上した相変化メモリ素子及びその製造方法を提供するところにある。
【課題を解決するための手段】
【０００６】
本発明の一側面は、相変化メモリ素子を提供する。前記相変化メモリ素子は、基板上に一方向に延伸しているワードラインと、前記ワードライン上に位置する第１半導体パターンと、前記第１半導体パターン上に位置するノード電極と、前記第１半導体パターンと前記ノード電極との間に形成されたショットキーダイオードと、前記ノード電極上に位置する相変化抵抗体と、を備える。
【０００７】
一実施形態で、前記ワードラインは金属を含有する導電膜である。この場合、前記低濃度半導体パターンと前記ワードラインとの間に高濃度半導体パターンが位置できる。前記高濃度半導体パターン及び前記低濃度半導体パターンは、前記ワードラインに沿って延伸しうる。
【０００８】
他の実施形態で、前記ワードラインは高濃度半導体パターンでありうる。この場合、前記低濃度半導体パターンは、前記高濃度半導体パターンに沿って延伸しうる。
【０００９】
いくつかの実施形態で、前記ワードラインの下部の前記基板上に、第１層間絶縁膜が位置できる。
【００１０】
いくつかの実施形態で、前記ノード電極の幅は、前記低濃度半導体パターンの幅に比べて狭い。
【００１１】
いくつかの実施形態で、前記低濃度半導体パターン上に、前記低濃度半導体パターンを覆い、前記低濃度半導体パターンの上部一部を露出させるノードコンタクトホールを備える第２層間絶縁膜が位置できる。前記ノード電極は、前記ノードコンタクトホール内に位置できる。前記ノードコンタクトホールの側壁上に、前記ノード電極を取り囲む絶縁スペーサが位置できる。
【００１２】
本発明の他の一側面は、相変化メモリ素子の製造方法を提供する。前記製造方法は、基板上に順次に積層されたワードライン及び低濃度半導体パターンを形成するステップを含む。前記低濃度半導体パターン上にノード電極を形成して、前記低濃度半導体パターンと前記ノード電極との間にショットキーダイオードを形成する。前記ノード電極上に相変化抵抗体を形成する。
【００１３】
一実施形態で、前記ワードラインは、金属を含有する導電膜で形成し、前記低濃度半導体パターンと前記ワードラインとの間に位置する高濃度半導体パターンを形成するステップをさらに含むことができる。
【００１４】
一実施形態で、前記基板上にワードライン導電膜、高濃度半導体層及び低濃度半導体層を順次に形成し、前記低濃度半導体層、前記高濃度半導体層及び前記ワードライン導電膜を順次にパターニングして、前記ワードライン、前記高濃度半導体パターン及び前記低濃度半導体パターンを形成するが、前記高濃度半導体パターン及び前記低濃度半導体パターンは、前記ワードラインに沿って延伸するように形成できる。
【００１５】
一実施形態で、前記ワードラインは高濃度半導体パターンでありうる。
【００１６】
一実施形態で、前記基板上に高濃度半導体層及び低濃度半導体層を順次に形成し、前記低濃度半導体層及び前記高濃度半導体層を順次にパターニングして、前記高濃度半導体パターン上に前記低濃度半導体パターンを形成するが、前記低濃度半導体パターンは、前記高濃度半導体パターンに沿って延伸するように形成できる。
【００１７】
一実施形態で、前記ワードラインを形成する前に、前記基板上に第１層間絶縁膜を形成するステップをさらに含むことができる。
【００１８】
一実施形態で、前記相変化抵抗体を形成する前に、前記低濃度半導体パターン上に前記低濃度半導体パターンを覆う第２層間絶縁膜を形成するステップと、前記第２層間絶縁膜内に前記低濃度半導体パターンの上部の一部を露出させるノードコンタクトホールを形成するステップと、をさらに含み、前記ノード電極は、前記ノードコンタクトホール内に位置するように形成できる。
【００１９】
一実施形態で、前記ノード電極を形成する前に、前記ノードコンタクトホールの側壁上に絶縁スペーサを形成するステップをさらに含むことができる。
【００２０】
一実施形態で、前記相変化抵抗体を形成する前に、前記ノード電極が形成された基板を熱処理して、前記ノード電極が接する前記低濃度半導体パターン内に、シリサイド層を形成するステップをさらに含むことができる。
【００２１】
本発明のさらに他の一側面は、セルアレイ領域及び周辺回路領域を備える半導体基板と、前記周辺回路領域内に位置するトランジスタと、前記セルアレイ領域内に位置するワードラインと、前記周辺回路領域内に位置し、前記トランジスタに電気的に連結された第１コンタクトプラグと、複数の第１半導体パターンと、前記セルアレイ領域内で、前記複数の第１半導体パターンのうちの１つに位置するノード電極と、前記複数の第１半導体パターンのうちの１つと前記ノード電極との間に形成されるショットキーダイオードと、前記セルアレイ領域内で前記ノード電極に位置する相変化抵抗体と、を備え、前記複数の第１半導体パターンのうちの１つは前記ワードライン上に位置し、前記複数の第１半導体パターンのうちの他の一つは、前記第１コンタクトプラグ上に位置する半導体素子を提供する。
【００２２】
一実施形態で、前記ワードライン及び前記第１コンタクトプラグは金属を含み、前記半導体素子は、前記複数の第１半導体パターンと、前記ワードライン及び前記コンタクトプラグのうちの対応するものとの間に位置する複数の第２半導体パターンをさらに備える。
【００２３】
一実施形態で、前記複数の第１半導体パターンは第１不純物濃度を持ち、前記複数の第２半導体パターンは、前記第１不純物濃度よりも高い第２不純物濃度を持つ。
【００２４】
一実施形態で、前記ワードラインと前記コンタクトプラグとは、それぞれ第２半導体パターンである。
【００２５】
一実施形態で、前記半導体基板上に位置する第１層間絶縁膜をさらに備え、前記第１層間絶縁膜は前記ワードラインの下部に位置し、前記コンタクトプラグは、前記第１層間絶縁膜を通じて延伸する。
【００２６】
一実施形態で、前記複数の第１半導体パターンの上部の第２層間絶縁膜をさらに備え、前記ノード電極は、前記第２層間絶縁膜を通じて延伸する。
【００２７】
一実施形態で、前記相変化抵抗体及び前記第２層間絶縁膜の上部の第３層間絶縁膜と、前記第３層間絶縁膜上に位置し、前記第３層間絶縁膜を通じて前記相変化抵抗体に電気的に連結されるビットラインと、前記第３層間絶縁膜上に位置し、前記第２及び第３層間絶縁膜を通じて前記ワードラインに電気的に連結される信号コンタクトプラグと、前記第３層間絶縁膜上に位置し、前記第１ないし第３層間絶縁膜を通じて前記トランジスタと電気的に連結される第２コンタクトプラグと、をさらに備える。
【発明の効果】
【００２８】
本発明によれば、低濃度半導体パターン上にノード電極を形成して、低濃度半導体パターンとノード電極との界面にショットキーダイオードを形成することによって、相変化メモリ素子の動作電圧を減少させることができ、プログラム効率を向上させることができる。また、前記ノード電極を形成する過程で、前記低濃度半導体パターン上の自然酸化膜をインサイチュで除去できて、自然酸化膜を除去するための追加的な工程を必要としない。
【００２９】
また、前記低濃度半導体パターン下部のワードラインは第１層間絶縁膜上に形成される。したがって、ワードラインを前記基板内の不純物領域で形成した場合に比べて、基板と不純物領域との間の接合漏れ電流及び接合キャパシタンスを除去できる。
【００３０】
さらに、前記半導体パターンは前記ワードラインに沿って延伸しうるが、この場合、前記ワードラインを通じる電圧降下を低減できる。その結果、１つのワードラインにさらに多くのセルを接続させることができるので、集積度を向上させることができる。
【発明を実施するための最良の形態】
【００３１】
以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。しかし、本発明は、ここで説明される実施形態に限定されずに、他の形態に具体化されることもできる。ここで紹介される実施形態は、開示された内容を徹底的かつ完全なものにし、そして当業者に本発明の思想を十分に伝えるために提供されるものである。図面において、層及び領域の厚さは明確性を期するために誇張されたものである。明細書全体にわたって同じ参照番号は同じ構成要素を示す。
【００３２】
図１は、本発明の一実施形態による相変化メモリ素子のセルアレイ領域の一部を示す等価回路図である。
【００３３】
図１を参照すれば、相変化メモリ素子のセルアレイＣＡは、複数のワードラインＷＬ及び前記ワードラインＷＬと交差する複数のビットラインＢＬを備えることができる。前記ビットラインＢＬ及び前記ワードラインＷＬの交差点に複数の相変化メモリセルＣがそれぞれ配置されうる。前記各相変化メモリセルＣは、相変化抵抗体（Ｐｈａｓｅ ｃｈａｎｇｅ Ｒｅｓｉｓｔｏｒ；ＶＲ）とショットキーダイオード（Ｓｃｈｏｔｔｋｙ Ｄｉｏｄｅ；ＳＤ）とを備えることができる。前記相変化抵抗体ＶＲの一端は、前記ビットラインＢＬのうち、いずれか１つに電気的に接続され、他端は前記ショットキーダイオードＳＤの正極（ａｎｏｄｅ）に接続される。前記ショットキーダイオードＳＤの負極（ｃａｔｈｏｄｅ）は、前記ワードラインＷＬのうち、いずれか１つに電気的に接続される。前記相変移抵抗体ＶＲと前記ショットキーダイオードＳＤとの間のノードであるノード電極ＮＥは、前記ショットキーダイオードＳＤの正極だけでなく、前記相変移抵抗体ＶＲの下部電極としての役割を行える。
【００３４】
図２は、図１の等価回路図に相応し、本発明の一実施形態による相変化メモリ素子のセルアレイ領域の一部を示すレイアウトである。図３Ａないし図３Ｆは、本発明の一実施形態による相変化メモリ素子の製造方法を工程ステップ別に示す断面図であり、セルアレイ領域及び周辺回路領域についての断面図である。前記セルアレイ領域に対する断面は、図２の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’に沿って工程ステップ別に切り取ったものである。
【００３５】
図３Ａを参照すれば、セルアレイ領域及び周辺回路領域を持つ半導体基板１００を提供し、前記周辺回路領域内に素子分離膜１００ａを形成して活性領域を限定できる。前記活性領域上にゲートパターン１１０を形成し、前記ゲートパターン１１０をマスクとして前記活性領域内にソース／ドレイン領域１０１を形成できる。前記ゲートパターン１１０の側壁上に絶縁スペーサ１１５を形成できる。前記絶縁スペーサ１１５はシリコン窒化膜でありうる。前記ゲートパターン１１０、前記絶縁スペーサ１１５及び前記基板１００上に下部エッチング阻止膜１１７を形成できる。前記下部エッチング阻止膜１１７はシリコン膜でありうる。
【００３６】
前記下部エッチング阻止膜１１７上に第１層間絶縁膜１１９を形成し、前記第１層間絶縁膜１１９を平坦化エッチングできる。前記平坦化エッチングされた第１層間絶縁膜１１９上に上部エッチング阻止膜１２０を積層できる。前記下部エッチング阻止膜１１７をエッチング終了点として使用して、前記上部エッチング阻止膜１２０及び前記第１層間絶縁膜１１９内に下部エッチング阻止膜１１７を露出させる第１回路コンタクトホール１１９ａを形成できる。前記第１回路コンタクトホール１１９ａ内に露出された前記下部エッチング阻止膜１１７をエッチングして、前記ソース／ドレイン領域１０１のうち、いずれか１つの領域を露出させることができる。これとは異なって、前記第１回路コンタクトホール１１９ａは、前記ゲートパターン１１０を露出させるように形成されうる。
【００３７】
図３Ｂを参照すれば、前記上部エッチング阻止膜１２０上にワードライン導電膜１３０を形成する。前記ワードライン導電膜１３０は、金属を含有する導電膜であり、例えば、金属膜、金属シリサイド膜または金属窒化膜でありうる。具体的に、前記ワードライン導電膜１３０は、チタン膜、コバルト膜、タングステン膜、モリブデン膜、タンタル膜、チタンシリサイド膜、コバルトシリサイド膜、タングステンシリサイド膜、モリブデンシリサイド膜、タンタルシリサイド膜、チタン窒化膜、コバルト窒化膜、タングステン窒化膜、モリブデン窒化膜またはタンタル窒化膜でありうる。前記ワードライン導電膜１３０を形成する前に、前記上部エッチング阻止膜１２０上にバリア導電膜（図示せず）を形成できる。前記ワードライン導電膜１３０は、前記第１回路コンタクトホール１１９ａを充填することができる。
【００３８】
前記ワードライン導電膜１３０上に、高濃度半導体層１３３及び低濃度半導体層１３５を順次に形成できる。
【００３９】
前記高濃度半導体層１３３は、ｎ型不純物がドーピングされた半導体層であり、前記ワードライン導電膜１３０とオーミックコンタクトを形成できるほどの不純物濃度を持つことができる。具体的に、前記高濃度半導体層１３３内の不純物濃度は、１×１０１９ｃｍ−３ないし１×１０２１ｃｍ−３でありうる。望ましくは、前記高濃度半導体層１３３内の不純物濃度は、５×１０１９ｃｍ−３ないし１×１０２１ｃｍ−３でありうる。前記高濃度半導体層１３３内に不純物をドーピングするときに、インサイチュ（ｉｎ−ｓｉｔｕ）ドーピング法を使用できる。前記高濃度半導体層１３３の厚さは、５００Åないし２０００Åでありうる。前記高濃度半導体層１３３は多結晶層であり、シリコン（Ｓｉ）層、シリコン・ゲルマニウム（ＳｉＧｅ）層またはシリコン・カーバイド（ＳｉＣ）層でありうる。
【００４０】
前記低濃度半導体層１３５は、前記高濃度半導体層１３３のようなｎ型不純物がインサイチュでドーピングされるが、前記高濃度半導体層１３３内のｎ型不純物濃度に比べて低い不純物濃度を持つ半導体層であるか、ドーピングされていない（ｕｎｄｏｐｅｄ）半導体層でありうる。前記低濃度半導体層１３５をドーピングされていない半導体層で形成した場合、前記低濃度半導体層１３５内にｎ型不純物をイオン注入できる。前記低濃度半導体層１３５内のｎ型不純物濃度は、前記低濃度半導体層１３５が後述するノード電極と接触する時、それら間の界面にショットキーダイオードが生成されうるほどに低くなければならない。具体的に、前記低濃度半導体層１３５内のｎ型不純物濃度は、１×１０１０ｃｍ−３以上１×１０１９ｃｍ−３未満でありうる。望ましくは、前記低濃度半導体層１３５内のｎ型不純物濃度は、１×１０１７ｃｍ−３ないし１×１０１８ｃｍ−３でありうる。前記低濃度半導体層１３５の厚さは、３００Åないし５０００Åでありうる。前記低濃度半導体層１３５は多結晶層であり、シリコン（Ｓｉ）層、シリコン・ゲルマニウム（ＳｉＧｅ）層またはシリコン・カーバイド（ＳｉＣ）層でありうる。
【００４１】
前記低濃度半導体層１３５上にハードマスク膜１３７を積層できる。前記ハードマスク膜１３７はシリコン窒化膜でありうる。
【００４２】
次いで、前記基板を活性化アニールして、前記半導体層１３３、１３５内にドーピングされた不純物を活性化させる。前記活性化アニールは９５０℃ないし１１００℃で行え、ファーネスアニール、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）、スパイクアニール、レーザーアニールまたはフラッシュアニールを使用して行える。
【００４３】
図２及び図３Ｃを参照すれば、前記ハードマスク膜１３７上にフォトレジストパターン（図示せず）を形成し、前記フォトレジストパターンをマスクとして、前記ハードマスク膜１３７をエッチングしてハードマスクパターン１３７ａを形成する。次いで、前記ハードマスクパターン１３７ａをエッチングマスクとして、前記低濃度半導体層１３５、前記高濃度半導体層１３３及び前記ワードライン導電膜１３０を順次にエッチングするが、前記上部エッチング阻止膜１２０が露出されるまでエッチングする。その結果、前記セルアレイ領域上の前記上部エッチング阻止膜１２０上に一方向に延伸しているワードライン１３０ａ、ＷＬが形成され、前記周辺回路領域上には、前記第１回路コンタクトホール１１９ａを充填する第１コンタクトプラグ１３０ｂが形成される。また、前記ワードライン１３０ａ、ＷＬと前記コンタクトプラグ１３０ｂとの上に、順次に積層された高濃度半導体パターン１３３ａ及び低濃度半導体パターン１３５ａが形成されうる。
【００４４】
前記ワードライン１３０ａは、前記第１層間絶縁膜１１９の上部に形成されるので、ワードラインを基板内の不純物領域で形成した場合と比較する時、基板と不純物領域との間の接合漏れ電流及び接合キャパシタンスを除去できる。
【００４５】
前記セルアレイ領域上に形成された前記半導体パターン１３３ａ、１３５ａは、前記ワードライン１３０ａ、ＷＬに沿って延伸しうる。この場合、前記ワードライン１３０ａ、ＷＬに沿って流れる電流は、前記半導体パターン１３３ａ、１３５ａ、特に、前記高濃度半導体パターン１３３ａ内にも流れることができて、前記ワードライン１３０ａ、ＷＬを通じた電圧降下を低減させうる。その結果、１つのワードライン１３０ａ、ＷＬにさらに多くのセルを接続させることができるので、集積度を向上させることができる。
【００４６】
前記周辺回路領域上に順次に積層された前記コンタクトプラグ１３０ｂ、前記高濃度半導体パターン１３３ａ及び前記低濃度半導体パターン１３５ａは、局部的配線（Ｌｏｃａｌ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ；ＬＩ）としての役割を行える。
【００４７】
図３Ｄを参照すれば、前記低濃度半導体パターン１３５ａ上に、第２層間絶縁膜１４０を形成できる。前記第２層間絶縁膜１４０は、シリコン酸化膜でありうる。前記第２層間絶縁膜１４０内に、ノードコンタクトホール１４０ａを形成できる。前記ノードコンタクトホール１４０ａは、前記ハードマスクパターン１３７ａを貫通して前記低濃度半導体パターン１３５ａの上部一部を露出させることができる。
【００４８】
前記ノードコンタクトホール１４０ａの側壁上に、絶縁スペーサ１４５を形成できる。しかし、前記絶縁スペーサ１４５を形成することは省略されてもよい。前記絶縁スペーサ１４５は、前記第２層間絶縁膜１４０に対してエッチング選択比を持つ絶縁膜で形成できる。具体的に、前記第２層間絶縁膜１４０がシリコン酸化膜である場合、前記絶縁スペーサ１４５は、シリコン窒化膜またはシリコン酸窒化膜でありうる。
【００４９】
図２及び図３Ｅを参照すれば、前記ノードコンタクトホール１４０ａを充填するノード導電膜を形成する。前記ノード導電膜は、高融点金属を含有する導電膜、例えば、金属膜または金属シリサイド膜でありうる。具体的に、前記ノード導電膜はチタン膜、コバルト膜、タングステン膜、モリブデン膜、タンタル膜、チタンシリサイド膜、コバルトシリサイド膜、タングステンシリサイド膜、モリブデンシリサイド膜またはタンタルシリサイド膜でありうる。
【００５０】
前記金属を含有するノード導電膜を形成する時、前記ノードコンタクトホール１４０ａ内に露出された前記低濃度半導体パターン１３５ａの上部面に生成された自然酸化膜はインサイチュで除去されうる。したがって、前記自然酸化膜を除去するための追加的な工程を省略できる。このために、前記ノード導電膜はスパッタリング法を使用して形成できる。
【００５１】
前記ノード導電膜を平坦化エッチングして、前記ノードコンタクトホール１４０ａ内に前記低濃度半導体パターン１３５ａに接続するノード電極ＮＥを形成する。前記ノード電極ＮＥと前記低濃度半導体パターン１３５ａとの界面にショットキーダイオードＳＤが形成されうる。前記ショットキーダイオードＳＤは、そのしきい電圧がＰＮダイオードに比べてかなり低くて相変化メモリ素子の動作電圧を減少させることができ、電子により電流が流れるため、ＰＮダイオードに比べてオン電流がはるかに高くてプログラム効率を向上させることができる。
【００５２】
前記ノード電極の幅Ｗ−ＮＥは、前記低濃度半導体パターンの幅Ｗ−１３５ａより狭い。このために、前記ノードコンタクトホール１４０ａの幅を前記低濃度半導体パターンの幅Ｗ−１３５ａより狭く形成できる。この場合、前記ノード電極ＮＥと前記低濃度半導体パターン１３５ａとの界面に形成される前記ショットキーダイオードＳＤの幅も、前記低濃度半導体パターンの幅Ｗ−１３５ａより狭い。したがって、前記ショットキーダイオードＳＤのオフ電流を減少させることができる。この時、前記ショットキーダイオードＳＤのオン電流も減少できるが、元来のオン電流が非常に大きいので減少率は微小でありえる。さらに、前記絶縁スペーサ１４５を形成した場合、前記ノード電極の幅Ｗ−ＮＥをさらに狭めることができて、これにより前記ショットキーダイオードＳＤのオフ電流をさらに減少させることができる。
【００５３】
前記ノード電極ＮＥが形成された基板をシリサイデーション熱処理して、前記低濃度半導体パターン１３５ａ内に金属シリサイド層１５１を形成できる。前記金属シリサイド層１５１は、前記ノード電極ＮＥと前記低濃度半導体パターン１３５ａとの界面抵抗を低減させることができる。前記シリサイデーション熱処理は３５０℃ないし５５０℃で行える。
【００５４】
図２及び図３Ｆを参照すれば、前記ノード電極ＮＥ上に相変化物質膜及び上部電極膜を順次に形成できる。前記相変化物質膜は、Ｇｅ−Ｓｂ−Ｔｅ合金膜のようなカルコゲナイド膜で形成でき、前記上部電極膜はチタン窒化膜のような導電膜で形成できる。前記上部電極膜及び前記相変化物質膜を連続的にパターニングして、前記ノード電極ＮＥを覆う相変化抵抗体ＶＲ及び前記相変化抵抗体ＶＲ上の上部電極１５５を形成できる。
【００５５】
前記相変化抵抗体ＶＲの下部に接続する前記ノード電極ＮＥは、前記相変化抵抗体ＶＲに対して下部電極としての役割を行える。
【００５６】
前記上部電極１５５上に第３層間絶縁膜１６０を形成し、前記第３層間絶縁膜１６０をパターニングして、前記上部電極１５５の一部を露出させるビアホール１６０ａ、前記ワードラインＷＬの一側末端部を露出させる信号コンタクトホール１６０ｂ及び周辺回路領域のソース／ドレイン領域を露出させる第２回路コンタクトホール１６０ｃを形成できる。前記第３層間絶縁膜１６０上に、前記ビアホール１６０ａ及び前記コンタクトホール１６０ｂ、１６０ｃを充填するビットライン導電膜を形成し、前記ビットライン導電膜をパターニングしてビットラインＢＬ、信号コンタクトプラグ１７０ｂ、ＳＣ及び第２回路コンタクトプラグ１７０ｃを形成できる。前記ビットラインＢＬは、前記ビアホール１６０ａを充填して前記第３層間絶縁膜１６０上で一方向に延伸するが、前記ワードラインＷＬの上部を横切るように延伸しうる。前記信号コンタクトプラグ１７０ｂ、ＳＣを通じて前記ワードラインＷＬに電気的信号を印加できる。
【００５７】
図４は、本発明の他の実施形態による相変化メモリ素子を示す断面図であり、セルアレイ領域及び周辺回路領域についての断面図である。前記セルアレイ領域についての断面は、図２の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’に沿って切り取ったものである。本実施形態は、後述するものを除いては図３Ａないし図３Ｆを参照して説明した実施形態と類似している。
【００５８】
図２及び図４を参照すれば、上部エッチング阻止膜１２０上に形成されるワードラインＷＬ’は、高濃度半導体パターン１３３ａでありうる。前記高濃度半導体パターン１３３ａが周辺回路領域で局部配線として使われる場合、前記高濃度半導体パターン１３３ａは、第１層間絶縁膜１１９内に形成された第１回路コンタクトホール１１９ａ内に位置してソース／ドレイン領域１０１のうちいずれか１つに接続されうる。
【００５９】
前記ワードライン１３３ａ、ＷＬ’上に位置する低濃度半導体パターン１３５ａは、前記ワードライン１３３ａ、ＷＬ’に沿って延伸しうる。
【００６０】
前記低濃度半導体パターン１３５ａ及び前記ワードライン１３３ａ、ＷＬ’は、前記上部エッチング阻止膜１２０上に高濃度半導体層及び低濃度半導体層を順次に積層し、前記低濃度半導体層及び前記高濃度半導体層を順次にパターニングすることで形成できる。
【産業上の利用可能性】
【００６１】
本発明は、メモリ関連の技術分野に好適に用いられる。
【図面の簡単な説明】
【００６２】
【図１】本発明の一実施形態による相変化メモリ素子のセルアレイ領域の一部を示す等価回路図である。
【図２】図１の等価回路図に相応し、本発明の一実施形態による相変化メモリ素子のセルアレイ領域の一部を示すレイアウトである。
【図３Ａ】本発明の一実施形態による相変化メモリ素子の製造方法を工程ステップ別に示す断面図であり、セルアレイ領域及び周辺回路領域についての断面図である。
【図３Ｂ】本発明の一実施形態による相変化メモリ素子の製造方法を工程ステップ別に示す断面図であり、セルアレイ領域及び周辺回路領域についての断面図である。
【図３Ｃ】本発明の一実施形態による相変化メモリ素子の製造方法を工程ステップ別に示す断面図であり、セルアレイ領域及び周辺回路領域についての断面図である。
【図３Ｄ】本発明の一実施形態による相変化メモリ素子の製造方法を工程ステップ別に示す断面図であり、セルアレイ領域及び周辺回路領域についての断面図である。
【図３Ｅ】本発明の一実施形態による相変化メモリ素子の製造方法を工程ステップ別に示す断面図であり、セルアレイ領域及び周辺回路領域についての断面図である。
【図３Ｆ】本発明の一実施形態による相変化メモリ素子の製造方法を工程ステップ別に示す断面図であり、セルアレイ領域及び周辺回路領域についての断面図である。
【図４】本発明の他の実施形態による相変化メモリ素子を示す断面図であり、セルアレイ領域及び周辺回路領域についての断面図である。
【符号の説明】
【００６３】
１００ 半導体基板
１００ａ 素子分離膜
１０１ ソース／ドレイン領域
１１０ ゲートパターン
１１５ 絶縁スペーサ
１１７ 下部エッチング阻止膜
１１９ 第１層間絶縁膜
１１９ａ 第１回路コンタクトホール
１２０ 上部エッチング阻止膜
１３０ａ、ＷＬ ワードライン
１３０ｂ コンタクトプラグ
１３３ 高濃度半導体層
１３３ａ 高濃度半導体パターン
１３５ 低濃度半導体層
１３５ａ 低濃度半導体パターン
１３７ ハードマスク膜
１３７ａ ハードマスクパターン
１４０ 第２層間絶縁膜
１４０ａ ノードコンタクトホール
１４５ 絶縁スペーサ
１５１ 金属シリサイド層
１５５ 上部電極
１６０ 第３層間絶縁膜
１６０ａ ビアホール
１６０ｂ 信号コンタクトホール
１６０ｃ 第２回路コンタクトホール
１７０ａ、ＢＬ ビットライン
１７０ｂ、ＳＣ 信号コンタクトプラグ
１７０ｃ 第２回路コンタクトプラグ
ＢＬ ビットライン
ＬＩ 局部的配線
ＮＥ ノード電極
ＳＤ ショットキーダイオード
ＶＲ 相変化抵抗体
ＷＬ ワードライン
【特許請求の範囲】
【請求項１】
基板上に一方向に延伸しているワードラインと、
前記ワードライン上に位置する第１半導体パターンと、
前記第１半導体パターン上に位置するノード電極と、
前記第１半導体パターンと前記ノード電極との間に形成されたショットキーダイオードと、
前記ノード電極上に位置する相変化抵抗体と、を備えることを特徴とする半導体メモリ素子。
【請求項２】
前記ワードラインは金属を含有する導電膜であり、
前記第１半導体パターンと前記ワードラインとの間に位置する第２半導体パターンをさらに備えることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項３】
前記第１半導体パターンは第１不純物濃度を持ち、前記第２半導体パターンは前記第１不純物濃度よりも高い第２不純物濃度を持つことを特徴とする請求項２に記載の半導体メモリ素子。
【請求項４】
前記第２半導体パターン及び前記第１半導体パターンは、前記ワードラインに沿って延伸していることを特徴とする請求項２に記載の半導体メモリ素子。
【請求項５】
前記ワードラインは、第２半導体パターンであることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項６】
前記第１半導体パターンは、前記第２半導体パターンに沿って延伸していることを特徴とする請求項５に記載の半導体メモリ素子。
【請求項７】
前記ワードラインの下部の前記基板上に位置する第１層間絶縁膜をさらに備えることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項８】
前記ノード電極の幅は、前記第１半導体パターンの幅に比べて狭いことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項９】
前記第１半導体パターン上に位置して前記第１半導体パターンを覆い、前記第１半導体パターンの上部一部を露出させるノードコンタクトホールを備える第２層間絶縁膜をさらに備え、
前記ノード電極は、前記ノードコンタクトホール内に位置することを特徴とする請求項８に記載の半導体メモリ素子。
【請求項１０】
前記ノードコンタクトホールの側壁上に形成されて、前記ノード電極を取り囲む絶縁スペーサをさらに備えることを特徴とする請求項８に記載の半導体メモリ素子。
【請求項１１】
前記第１半導体パターンと前記ノード電極との間にシリサイド膜をさらに備えることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１２】
セルアレイ領域及び周辺回路領域を備える半導体基板と、
前記周辺回路領域内に位置するトランジスタと、
前記セルアレイ領域内に位置するワードラインと、
前記周辺回路領域内に位置し、前記トランジスタに電気的に連結された第１コンタクトプラグと、
複数の第１半導体パターンと、
前記セルアレイ領域内で、前記複数の第１半導体パターンのうちの１つの上に位置するノード電極と、
前記複数の第１半導体パターンのうちの１つと前記ノード電極との間に形成されるショットキーダイオードと、
前記セルアレイ領域内で前記ノード電極上に位置する相変化抵抗体と、を備え、
前記複数の第１半導体パターンのうちの１つは前記ワードライン上に位置し、前記複数の第１半導体パターンのうちの他の一つは、前記第１コンタクトプラグ上に位置することを特徴とする半導体素子。
【請求項１３】
前記ワードライン及び前記第１コンタクトプラグは金属を含み、
前記半導体素子は、前記複数の第１半導体パターンと、前記ワードライン及び前記第１コンタクトプラグのうちの対応するものとの間に位置する複数の第２半導体パターンをさらに備えることを特徴とする請求項１２に記載の半導体素子。
【請求項１４】
前記複数の第１半導体パターンは第１不純物濃度を持ち、前記複数の第２半導体パターンは前記第１不純物濃度よりも高い第２不純物濃度を持つことを特徴とする請求項１３に記載の半導体素子。
【請求項１５】
前記ワードラインと前記第１コンタクトプラグとは、それぞれ第２半導体パターンであることを特徴とする請求項１２に記載の半導体素子。
【請求項１６】
前記半導体基板上に位置する第１層間絶縁膜をさらに備え、
前記第１層間絶縁膜は前記ワードラインの下部に位置し、前記第１コンタクトプラグは前記第１層間絶縁膜を通じて延伸していることを特徴とする請求項１２に記載の半導体素子。
【請求項１７】
前記複数の第１半導体パターンの上部の第２層間絶縁膜をさらに備え、
前記ノード電極は、前記第２層間絶縁膜を通じて延伸していることを特徴とする請求項１６に記載の半導体素子。
【請求項１８】
前記相変化抵抗体及び前記第２層間絶縁膜の上部の第３層間絶縁膜と、
前記第３層間絶縁膜上に位置し、前記第３層間絶縁膜を通じて前記相変化抵抗体に電気的に連結されるビットラインと、
前記第３層間絶縁膜上に位置し、前記第２及び第３層間絶縁膜を通じて前記ワードラインに電気的に連結される信号コンタクトプラグと、
前記第３層間絶縁膜上に位置し、前記第１ないし第３層間絶縁膜を通じて前記トランジスタと電気的に連結される第２コンタクトプラグと、をさらに備えることを特徴とする請求項１７に記載の半導体素子。
【請求項１】
基板上に一方向に延伸しているワードラインと、
前記ワードライン上に位置する第１半導体パターンと、
前記第１半導体パターン上に位置するノード電極と、
前記第１半導体パターンと前記ノード電極との間に形成されたショットキーダイオードと、
前記ノード電極上に位置する相変化抵抗体と、を備えることを特徴とする半導体メモリ素子。
【請求項２】
前記ワードラインは金属を含有する導電膜であり、
前記第１半導体パターンと前記ワードラインとの間に位置する第２半導体パターンをさらに備えることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項３】
前記第１半導体パターンは第１不純物濃度を持ち、前記第２半導体パターンは前記第１不純物濃度よりも高い第２不純物濃度を持つことを特徴とする請求項２に記載の半導体メモリ素子。
【請求項４】
前記第２半導体パターン及び前記第１半導体パターンは、前記ワードラインに沿って延伸していることを特徴とする請求項２に記載の半導体メモリ素子。
【請求項５】
前記ワードラインは、第２半導体パターンであることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項６】
前記第１半導体パターンは、前記第２半導体パターンに沿って延伸していることを特徴とする請求項５に記載の半導体メモリ素子。
【請求項７】
前記ワードラインの下部の前記基板上に位置する第１層間絶縁膜をさらに備えることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項８】
前記ノード電極の幅は、前記第１半導体パターンの幅に比べて狭いことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項９】
前記第１半導体パターン上に位置して前記第１半導体パターンを覆い、前記第１半導体パターンの上部一部を露出させるノードコンタクトホールを備える第２層間絶縁膜をさらに備え、
前記ノード電極は、前記ノードコンタクトホール内に位置することを特徴とする請求項８に記載の半導体メモリ素子。
【請求項１０】
前記ノードコンタクトホールの側壁上に形成されて、前記ノード電極を取り囲む絶縁スペーサをさらに備えることを特徴とする請求項８に記載の半導体メモリ素子。
【請求項１１】
前記第１半導体パターンと前記ノード電極との間にシリサイド膜をさらに備えることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１２】
セルアレイ領域及び周辺回路領域を備える半導体基板と、
前記周辺回路領域内に位置するトランジスタと、
前記セルアレイ領域内に位置するワードラインと、
前記周辺回路領域内に位置し、前記トランジスタに電気的に連結された第１コンタクトプラグと、
複数の第１半導体パターンと、
前記セルアレイ領域内で、前記複数の第１半導体パターンのうちの１つの上に位置するノード電極と、
前記複数の第１半導体パターンのうちの１つと前記ノード電極との間に形成されるショットキーダイオードと、
前記セルアレイ領域内で前記ノード電極上に位置する相変化抵抗体と、を備え、
前記複数の第１半導体パターンのうちの１つは前記ワードライン上に位置し、前記複数の第１半導体パターンのうちの他の一つは、前記第１コンタクトプラグ上に位置することを特徴とする半導体素子。
【請求項１３】
前記ワードライン及び前記第１コンタクトプラグは金属を含み、
前記半導体素子は、前記複数の第１半導体パターンと、前記ワードライン及び前記第１コンタクトプラグのうちの対応するものとの間に位置する複数の第２半導体パターンをさらに備えることを特徴とする請求項１２に記載の半導体素子。
【請求項１４】
前記複数の第１半導体パターンは第１不純物濃度を持ち、前記複数の第２半導体パターンは前記第１不純物濃度よりも高い第２不純物濃度を持つことを特徴とする請求項１３に記載の半導体素子。
【請求項１５】
前記ワードラインと前記第１コンタクトプラグとは、それぞれ第２半導体パターンであることを特徴とする請求項１２に記載の半導体素子。
【請求項１６】
前記半導体基板上に位置する第１層間絶縁膜をさらに備え、
前記第１層間絶縁膜は前記ワードラインの下部に位置し、前記第１コンタクトプラグは前記第１層間絶縁膜を通じて延伸していることを特徴とする請求項１２に記載の半導体素子。
【請求項１７】
前記複数の第１半導体パターンの上部の第２層間絶縁膜をさらに備え、
前記ノード電極は、前記第２層間絶縁膜を通じて延伸していることを特徴とする請求項１６に記載の半導体素子。
【請求項１８】
前記相変化抵抗体及び前記第２層間絶縁膜の上部の第３層間絶縁膜と、
前記第３層間絶縁膜上に位置し、前記第３層間絶縁膜を通じて前記相変化抵抗体に電気的に連結されるビットラインと、
前記第３層間絶縁膜上に位置し、前記第２及び第３層間絶縁膜を通じて前記ワードラインに電気的に連結される信号コンタクトプラグと、
前記第３層間絶縁膜上に位置し、前記第１ないし第３層間絶縁膜を通じて前記トランジスタと電気的に連結される第２コンタクトプラグと、をさらに備えることを特徴とする請求項１７に記載の半導体素子。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図４】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図４】
【公開番号】特開２００９−３８３７８（Ｐ２００９−３８３７８Ａ）
【公開日】平成２１年２月１９日（２００９．２．１９）
【国際特許分類】
【出願番号】特願２００８−１９８２０４（Ｐ２００８−１９８２０４）
【出願日】平成２０年７月３１日（２００８．７．３１）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】ＳＡＭＳＵＮＧ ＥＬＥＣＴＲＯＮＩＣＳ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ ４４２−７４２（ＫＲ）
【Ｆターム（参考）】
【公開日】平成２１年２月１９日（２００９．２．１９）
【国際特許分類】
【出願日】平成２０年７月３１日（２００８．７．３１）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】ＳＡＭＳＵＮＧ ＥＬＥＣＴＲＯＮＩＣＳ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ ４４２−７４２（ＫＲ）
【Ｆターム（参考）】
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