【解決課題】配線が良好なプロファイルが得られるエッチング液組成物及び、これを利用した薄膜トランジスタ表示板の製造方法を提供する。
【解決手段】本発明は、６０乃至７５重量％のリン酸、０．５乃至１５重量％の硝酸、２乃至１５重量％の酢酸及び０．１乃至１５重量％の硝酸アルミニウムを含有するエッチング液組成物及び前記エッチング液組成物を利用した薄膜トランジスタ表示板の製造方法を提供する。 （もっと読む）

集積回路内のデュアルダマシン構造のコンフォーマルなライニングのための方法および構造を提供する。好ましい実施形態は、多孔性物質で形成された開口を覆うコンフォーマルなライニングの提供に向けられる。トレンチが絶縁層内に形成される（１００）。その後、その層が、特別のプラズマプロセスで適切に処理される（１０１）。このプラズマプロセスに引き続き、自己制限的、自己飽和的原子層堆積（ＡＬＤ）反応（１１５）が、細孔の著しい埋め込みなしに起こり、改善された相互接続を形成する。 （もっと読む）

【課題】押し上げピンの昇降の際に、パーティクルを発生させるような接触や破損するような衝突や摺動を防止することができる処理装置を提供する。
【解決手段】ウエハＷを載置する載置台２０２に複数設けられたピン挿入孔３１２に押し上げピン３１１が嵌入されている。押し上げピン３１１は、上端面が平坦であり、下端には貫通しない範囲で嵌合穴３１４が形成されている。嵌合穴３１４には位置決め駆動ピン３１５の上端部分が挿入され、位置決め駆動ピン３１５の下端は押し上げ部材３１６に貫装して固定されている。押し上げピン３１１の外径は、ピン挿入孔３１２内径よりもやや小さくなっており、僅かな隙間３１３ができるようにする。ピン挿入孔３１２はウエハＷの裏面と載置２０２の上面との間の空間Ｓ１と、載置台２０２の裏面側（下方）の空間Ｓ２とを隙間３１３を介して連通している。 （もっと読む）

本発明のプロセスは半導体ウエハー表面に銅配線を形成する。該プロセス中、最初に、狭い（３２２）及びラージ（３２６）フィーチャーを該ウエハーの上部表面に提供し、そして、電着工程を使用することにより１次銅層（３３４Ａ）を堆積する。該１次銅層は該フィーチャーを完全にふさぎ、そして、狭いフィーチャー上に平坦な表面及びラージフィーチャー上に平坦でない表面を形成する。電気化学メカニカル堆積工程を使用することにより、２次銅層（３３４Ｂ）を該１次銅層上に堆積し、狭い及びラージフィーチャー上に平坦な銅層を形成する。このプロセス工程後、電解研磨工程を使用して平坦な銅層の厚みを薄くする。
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【課題】表面電極が設けられた半導体装置の構造を簡素化することができる。
【解決手段】半導体装置１００においては、ゲート電極１０１およびソース電極１０４として、はんだ接続をすることが可能な金属であるＣｕが用いられている。そのため、従来の技術のように、ゲート電極およびソース電極の上部に別途はんだ接続が可能なメタル層を設ける必要がない。 （もっと読む）

【課題】ポリマー及び有機高分子、電着され得て特定の金属の中にある固体、最終的に沈殿又は重力により堆積され得る固体を表面に確実に位置決めし、その材料を表面に付着させる共通のプロセスを提案すること
【解決手段】本発明は、表面上に材料を堆積又は付着することに関する。本発明は、第１材料及び第２材料による表面の被覆プロセスに関し、次の諸工程を含む：
− 前記表面上に前記第１材料をする工程、
− 前記表面上に配置された前記第１材料の中に前記第２材料の前駆体分子を挿入する工程、
− 被覆された前記表面上で、且つ前記表面上に配置された前記第１材料内部に前記第２材料が形成されるように、前記第１材料の中に挿入された前記第２材料の前駆体分子を前記第２材料へ転化する工程。
本発明のプロセスの目的は、あらゆるタイプの表面上にあらゆるタイプの材料を堆積することである。
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【課題】良好なコンタクトを得ることが可能なコンタクトホールを備えた半導体装置を提供する。
【解決手段】単結晶シリコン基板５１の表面上にＮ型またはＰ型の不純物拡散層５２を形成する際に、不純物拡散層５２中の不純物濃度を適宜設定する。すると、図２（Ａ）に示すＲＴＮ法を用いた熱処理時に、チタンシリサイド層５７の成長を適度に抑制して最適化することができる。その結果、不純物拡散層５２の接合深さが浅い場合でも、工程４におけるＲＴＮ法を用いた熱処理時に、コンタクトホール５５の底面部に形成されたチタンシリサイド層５７が成長し過ぎて不純物拡散層５２を突き抜けるのを防止可能になり、チタンシリサイド層５７と単結晶シリコン基板５１とが直接接続されてショートするコンタクトリークが生じなくなる。 （もっと読む）

【課題】
酸化シリコンより誘電率の高い高誘電率絶縁膜を有する半導体装置を提供する。
【解決手段】
半導体装置の製造方法は、（ａ）シリコン基板の活性領域表面にＳｉＯまたはＳｉＯＮの界面層を形成し、（ｂ）界面層上方に酸化シリコンより高い誘電率を有するＨｆＳｉＯＮ等の高誘電率のゲート絶縁膜を形成し、（ｃ）ゲート絶縁膜上方にポリシリコンのゲート電極を形成し、（ｄ）高誘電率のゲート絶縁膜形成前後の少なくとも一方で、基板表面をパッシヴェーション処理し、（ｅ）少なくともゲート電極、高誘電率のゲート絶縁膜をパターニングして絶縁ゲート電極構造を形成し、（ｆ）絶縁ゲート電極構造両側の活性領域にソース／ドレイン領域を形成する。 （もっと読む）

半導体基板上にトランジスタデバイスのゲートを形成する方法は、プラズマリアクタの真空チャンバに基板を配置するステップと、チャンバの真空圧力を維持しつつ酸素を含むプロセスガスをチャンバ内へ導入するステップとを含む。連続した「オン」タイム中に真空チャンバ内のプラズマ生成領域にプラズマを生成し、制御可能なデューティーサイクルを画成する「オン」インターバル及び「オフ」インターバルのうちの、連続した「オン」インターバルを分離する連続した「オフ」インターバル中に、プラズマのイオンエネルギーが減衰するのを許容することにより、数オングストローム程度の厚さの酸化物絶縁層が基板に表面に形成される。酸化物絶縁層の形成中に、デューティーサイクルは、絶縁層におけるイオン衝撃による欠陥の形成を制限するように限定され、真空圧力は、絶縁層における汚染による欠陥の形成を制限するように限定される。導電性ゲート電極が絶縁層の上に形成される。 （もっと読む）

【課題】 トランジスタを形成する際に、そのトランジスタの下方に形成されている膜が受ける熱的ダメージを低減することができる半導体装置とその製造方法を提供すること。
【解決手段】 第１絶縁膜３７の上に遮蔽膜３８を形成する工程と、遮蔽膜３８の上に第２絶縁膜３９と非晶質半導体膜４０とを順に形成する工程と、非晶質半導体膜４０にエネルギービームを照射し、少なくとも薄膜トランジスタのチャネルとなる部分の非晶質半導体膜４０を溶融して多結晶半導体膜４１にする工程と、上記チャネルの上の多結晶半導体膜４１上にゲート絶縁膜４３ａとゲート電極４４ａとを順に形成する工程と、ゲート電極４４ａの横の多結晶半導体膜４１にソース／ドレイン領域４１ａを形成し、該ソース／ドレイン領域４１ａ、ゲート絶縁膜４３ａ、及びゲート電極４４ａでTFT６０を構成する工程と、を有する半導体装置の製造方法による。 （もっと読む）

トランジスタゲート選択酸化プロセスは、半導体基板を収容した真空チャンバ内へ、真空チャンバの真空圧力を維持しつつ酸素を含むプロセスガスを導入するステップを含む。連続した「オン」タイム中に真空チャンバ内のプラズマ生成領域にプラズマを生成し、制御可能なデューティーサイクルを画成する「オン」インターバル及び「オフ」インターバルのうちの、連続した「オン」インターバルを分離する連続した「オフ」インターバル中に、プラズマのイオンエネルギーが減衰するのを許容することにより、数オングストローム程度の厚さの酸化物絶縁層が形成される。酸化物絶縁層の形成中に、デューティーサイクルは、絶縁層におけるイオン衝撃による欠陥の形成を制限するように限定され、真空圧力は、絶縁層における汚染による欠陥の形成を制限するように限定される。 （もっと読む）

【課題】遮断周波数を向上すべくコレクタ層を高濃度化した場合にも、それに付随した寄生容量の増大を好適に抑制することのできる半導体装置を提供する。
【解決手段】ｐ型シリコン基板１に設けられた素子分離膜３に囲繞されたｎ型不純物を含む活性領域２ａをコレクタ層とし、その活性領域２ａを含むｐ型シリコン基板１の上面に設けられたＳｉＧｅ合金層４の上にエミッタ層として機能するｎ型拡散層５を形成する。またＳｉＧｅ合金層４のうちでエミッタ層の直下に位置する第１合金層４ａをベース層とするとともに、それに隣接する部分を外部ベース層として機能するｐ^＋拡散層１０とする。更に活性領域２ａの表面にそのベース層の直下の部分を囲繞するようにｎ型不純物の添加された不純物領域２０を形成する。 （もっと読む）

【課題】二酸化シリコン換算膜厚が５ｎｍ未満の極薄ゲート絶縁膜上にメタルゲート電極を形成したＭＩＳＦＥＴにおいて、メタルゲート電極を酸化させることなくゲート絶縁膜の欠陥を修復する。
【解決手段】単結晶シリコン基板１の主面上に形成した二酸化シリコン換算膜厚が５ｎｍ未満のゲート絶縁膜９Ａ上にゲート電極材料であるＷ膜１１Ａを形成した後、水分／水素分圧比がＷ膜１１Ａを実質的に酸化せず、シリコンを酸化するような割合に設定された水分＋水素混合ガス雰囲気中でシリコン基板１を熱処理することにより、Ｗ膜１１Ａ直下のゲート絶縁膜９Ａの欠陥を修復する。 （もっと読む）

本発明は、基板の表面を、金属材料から作られる核生成フィルムで被覆する方法に関し、前記表面は、導電性又は半導電性表面であり、凹部及び／又は凸部を含む。 本発明方法は、有機フィルムを表面上に蒸着する工程であって、前記フィルムの厚さが、その自由面が、導電性又は半導電性表面（その上に、フィルムが蒸着されている）の凹部及び／又は凸部に共形的にならうものから成る工程；金属材料の前駆体を、表面上に蒸着した有機フィルムに挿入する工程であって、前記表面上に有機フィルムを蒸着させることから成る工程と同時の又はその後に続く工程；及び金属材料の前駆体を金属材料に変換する工程にある。 本発明方法は、集積回路、超小型電子相互接続及びマイクロシステムの製造のために使用することができる。
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【課題】白金族金属、白金族合金または白金族金属の導電性酸化物を主成分とする膜を電極材料に用いた容量素子を有するＤＲＡＭの微細化を推進する。
【解決手段】酸化シリコン膜４３に溝４４を形成した後、あらかじめ酸化シリコン膜４３の下層に形成しておいた導電性下地膜４２をカソード電極とする電解メッキ法によって、溝４４の内部にＰｔ膜４５を形成する。その後、酸化シリコン膜４３をエッチングで除去した後、Ｐｔ膜４５をマスクにして導電性下地膜４２をドライエッチングすることにより、Ｐｔ膜４５とその下部に残った導電性下地膜４２とで容量素子の下部電極を形成する。 （もっと読む）

本発明の実施形態は、四酸化ルテニウム含有ガスから基板表面上にルテニウム含有層を形成するための装置及び方法を提供する。一般に、方法には、基板表面を四酸化ルテニウム蒸気にさらして、基板表面上に触媒層を形成するステップと、続いて基板表面上のデバイス構造を少なくとも１つの堆積プロセスによって充填するステップとが含まれる。一実施形態において、ルテニウム含有層は、外部容器内で四酸化ルテニウムを生成し、その後、生成した四酸化ルテニウムガスを処理チャンバ内に位置する温度制御された基板表面に分配することによって基板表面上に形成される。他の実施形態において、ルテニウム含有層が四酸化ルテニウム含有溶媒を用いて、基板表面上に形成される。他の実施形態において、溶媒は四酸化ルテニウム含有溶媒から分離され、残りの四酸化ルテニウムは基板表面上にルテニウム含有層を形成するために用いられる。 （もっと読む）

【課題】高速動作が可能なＬＤＤ型ＭＩＳＦＥＴと、かつ高電圧駆動が可能なＬＤＤ型ＭＩＳＦＥＴとを内蔵する半導体集積回路装置を低コストで実現する。
【解決手段】高速動作が可能なＭＩＳＦＥＴは、ゲートサイドウオール層に自己整合された高濃度領域に金属シリサイド層を有し、高電圧駆動が可能なＭＩＳＦＥＴは、上記ゲートサイドウオール層の幅よりも大きい幅を有するＬＤＤ部を有し、そのＬＤＤ部に接して高濃度領域を有し、そしてその高濃度領域に金属シリサイド層を有する。 （もっと読む）

処理容器内の被処理基板に成膜する成膜方法であって、ハロゲン元素を含まない有機金属化合物からなる第１の原料ガスを前記処理容器内に供給した後、前記第１の原料ガスを前記処理容器内から除去する第１の工程と、水素または水素化合物を含む第２の原料ガスを前記処理容器内に供給した後、前記第２の原料ガスを前記処理容器内から除去する第２の工程とを繰り返してなる第１の膜成長工程と、金属ハロゲン化物からなる第３の原料ガスを前記処理容器内に供給した後、前記第３の原料ガスを前記被処理基板から除去する第３の工程と、水素または水素化合物を含む第４の原料ガスを前記処理容器内に供給した後、前記第４の原料ガスを前記処理容器内から除去する第４の工程とを繰り返してなる第２の膜成長工程からなる成膜方法を用いた。
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【課題】
フィン型構造を持つ電界効果トランジスタのソース／ドレインのコンタクト抵抗を低減する。
【解決手段】
半導体装置の製造方法は、第１の高さのフィン型半導体領域うえに、第１の高さより高い第２の高さの絶縁ゲート電極構造を形成し、サイドウォール絶縁膜をフィン型半導体領域の側面からは完全に異方性エッチングで除去し、フィン型半導体領域近傍のゲート電極両側面ではフィン型半導体領域の上面、側面をサイドウォール絶縁膜が囲むように、ゲート電極両側面上下部を残して上部上からエッチング除去し、フィン型半導体領域の少なくとも露出している両側面に上端から下端までシリサイド層を形成する。層間絶縁膜形成後、フィン型半導体領域の両側面のシリサイド層を露出するコンタクトホールを形成し、導電性プラグを埋め込む。 （もっと読む）

【課題】 ゲート電極のリーク電流の増大を抑制して、長期間にわたって安定した高電圧動作を実現する。
【解決手段】 化合物半導体層１００上にショットキー接合してなるゲート電極１０１において、化合物半導体層１００とショットキー障壁を形成するＮｉ層４１と、低抵抗金属層４２との間に、低抵抗金属層４２の金属の化合物半導体層１００への拡散を抑止するＴｉ_xＷ_1-xＮ（０＜ｘ＜１）からなる拡散防止層を設けるようにして、ゲート電極のリーク電流の増大を抑制する。 （もっと読む）