【課題】集積回路（IC）メタライゼーションにおいて信頼性が高いインターフェースを形成するための、生産的かつ制御可能な方法を与える。
【解決手段】埋め込み銅配線の表面が露出したビア底またはCMP直後の銅配線の上面での銅相互接続及び／またはコンタクトの信頼性を強化するための方法が与えられる。当該方法は、露出した銅表面を貴金属から成る気相化合物と接触させる工程と、銅置換反応または貴金属の選択的蒸着（例えば、ALDまたはCVD）により、露出した銅表面上に貴金属の層を選択的に形成する工程から成る。 （もっと読む）

【課題】高い平坦性で膜を形成することができる。不純物含有量の少ない膜を形成することができる。
【解決手段】本発明の有機ニッケル化合物は、Ｎｉ（Ｒ-Ｃｐ）₂で表される有機ニッケル化合物である。但し、式中のＣｐはシクロペンタジエニル基を示し、Ｒは水素又は炭素数が１〜４の直鎖若しくは分岐状アルキル基をそれぞれ示す。また、本発明のニッケル含有膜の製造方法は、上記有機ニッケル化合物を用いてＭＯＣＶＤ法によりニッケル含有膜を作製することを特徴とする。 （もっと読む）

【課題】コーティングの形成前にバルク基材材料からイオウを除去するか、または基材材料の調製の間に、少量の割合の強力な硫化物形成剤（例えば、イットリウムまたはハフニウム）を基材材料に添加して、基材表面に偏析するのに有用な遊離のイオウが存在しないようにすることを提供すること。
【解決手段】基材材料の表面上に、特異的反応性元素のバリア層を形成する方法であって、該基材材料が、該基材材料の表面に偏析し得る１ｐｐｍ未満の遊離のイオウであって、そして特異的反応性元素、ならびにその窒化物、炭化物、または酸化物が、上記特異的反応性元素の対応する窒化物、炭化物、または酸化物よりも不安定である元素をさらに含み、上記方法が、窒化物、炭化物、または酸化物のバリア層を形成する工程を包含する方法。 （もっと読む）

【課題】有機金属化学蒸着法により高い平坦性で膜を形成することができる有機ニッケル化合物の提供。
【解決手段】本発明の有機ニッケル化合物は、Ｎｉ（Ｒ¹Ｒ²Ｎ）₂で表される有機ニッケル化合物である。但し、式中のＲ¹及びＲ²は水素又は炭素数が１〜４の直鎖若しくは分岐状アルキル基をそれぞれ示し、Ｒ¹とＲ²は互いに同一又は異なっていてもよい。また、本発明のニッケル含有膜の製造方法は、上記有機ニッケル化合物を用いてＭＯＣＶＤ法によりニッケル含有膜を作製することを特徴とする。 （もっと読む）

【課題】 フォトリソグラフィー工程を削減するとともに、活性領域の縮小により半導体装置の集積度を高める。
【解決手段】 フィールド形成用のシリコン窒化膜１０２を用いて素子分離領域１０５を形成した後、このシリコン窒化膜１０２をパターニングすることによりゲートトレンチ１１４ｂを形成する。次に、ゲートトレンチ１１４ｂ内にゲート電極材料１１１〜１１３を埋め込み、これをエッチバックした後、シリコン窒化膜１０２を除去する。そして、これにより形成されたコンタクトホール内にコンタクトプラグを埋め込む。これにより、拡散層コンタクトパターンを用いることなく、コンタクトプラグを形成できるとともに、コンタクトプラグの周縁が素子分離領域と活性領域の境界と実質的に一致することから、活性領域を縮小することが可能となる。 （もっと読む）

【課題】 リフレッシュ動作を必要とせず、かつ、高集積化・大容量化を実現する半導体記憶装置を提供する。
【解決手段】 半導体基板１上に形成されたメモリセルと、第１電荷保持部と、第２電荷保持部と、第１アクセストランジスタと、第１リークトランジスタ５２２Ａと、第２アクセストランジスタと、第２リークトランジスタと、層間絶縁膜１６と、層間絶縁膜１６上に形成され、第１電荷保持部に接続されたメモリセル内の第１ＭＩＳＦＥＴ５６Ａ（Metal-Insulator-Semiconductor Field Effect Transistor）と、層間絶縁膜１６上に形成され、第２電荷保持部と接続されたメモリセル内の第２ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）とを備える。 （もっと読む）

【課題】コンパクト・パッドの生成について改善された方法を提供する。
【解決手段】領域（５１）は、該領域の表面の少なくとも一部に伸長する区域（５１０）であって、該領域に対して選択的に除去することが可能な材料から形成される区域を作成するよう、局所的に変更される。該領域は、絶縁材料（７）で覆われており、該区域の表面に出現するオリフィス（９０）が、該絶縁材料内に形成される。該選択的に除去が可能である材料は、該区域に代わってキャビティ（５２０）を形成するように、該区域から、オリフィスを介して除去される。キャビティおよびオリフィスは、少なくとも１つの導電性材料（９１）で充填される。 （もっと読む）

【課題】 高性能な半導体装置を提供する。
【解決手段】 シリコン基板１に、素子分離膜３に囲まれた活性領域２ａが設けられる。活性領域２ａの上には、ベース層として機能するＳｉＧｅ合金層４およびエミッタ層として機能するｎ型拡散層５を設け、ＳｉＧｅ合金層４と素子分離膜３との間の活性領域２ａの表面に溝６０が設けられる。またＳｉＧｅ合金層４およびｎ型拡散層５は、シリコン酸化膜からなる側壁膜６で囲われる。この側壁膜６は、活性領域２ａの表面に設けられた溝６０を埋め込むとともに、溝６０と素子分離膜３との境界５０にまたがって設けられる。ｎ型拡散層５の上の多結晶シリコン膜７およびシリサイド膜８は、ｎ型拡散層５、側壁膜６、及び素子分離膜３にまたがって設けられる。そして層間絶縁膜１０を設けて平坦化した後、素子分離膜３の上のシリサイド膜８に接続するように、エミッタ層（ｎ型拡散層５）につながる引き出し電極２１が設けられる。 （もっと読む）

【課題】 ウェハ面内において無電解メッキ法による所定のキャップ層を均一に形成するための半導体装置の製造方法と、その製造方法によって得られる半導体装置を提供する。
【解決手段】 リセス５ｂの内部を含む層間絶縁膜５の全面に導電性薄膜９が形成される。次に、無電解メッキ法により、導電性薄膜９上にＣｏＷＰ膜の無電解メッキ層１０が形成される。次に、ＣＭＰ処理を施すことにより、リセス５ｂ内に位置する無電解メッキ層１０および導電性薄膜９の部分を残して、層間絶縁膜５の上面上に位置する無電解メッキ層１０および導電性薄膜９の部分が除去されて、半導体装置において、銅メッキ層および無電解メッキ層等を含む銅配線が形成される。また、リセス５ｂ内に位置する無電解メッキ層および導電性薄膜は銅メッキ膜を覆うキャップ層とされる。 （もっと読む）

【課題】
ポリメタル構造のゲート電極を有するＭＯＳＦＥＴ、特に、ＤＲＡＭのメモリセルトランジスタの接合リークをよりいっそう低減する。
【解決手段】
半導体基板上に、ゲート絶縁膜、ポリシリコン膜、タングステンなどの高融点金属膜、ゲートキャップ絶縁膜を順次積層し、エッチングによりゲートキャップ絶縁膜および高融点金属膜を選択的に除去する。その後、ゲートキャップ絶縁膜、高融点金属膜及びポリシリコン膜の側面に、シリコン窒化膜及びシリコン酸化膜からなる２重の保護膜を形成し、これをマスクとして用いてポリシリコン膜をエッチングする。その後、ライト酸化処理を行って、ポリシリコン膜の側面にシリコン酸化膜を形成する。 （もっと読む）

【課題】 ゲート電極上に形成するコンタクトホールの底面の金属膜の表面が酸化されるのを抑制する。
【解決手段】 基板上コンタクトホール１９ａ、１９ｂと、底面に金属膜７ａを露出させたゲート電極上コンタクトホール１９ｃとを形成した後、基板上コンタクトホール１９ａ、１９ｂの底面に露出したシリコン基板１にそれぞれ不純物を注入してＮ型イオン注入層２１、Ｐ型イオン注入層２３を形成する。その後、基板上コンタクトホール１９ａ、１９ｂおよびゲート電極上コンタクトホール１９ｃが埋め込まれない膜厚で、これらのコンタクトホールの内面に金属酸化防止膜２４を形成する。そして、熱処理により不純物を活性化させた後に、それぞれのコンタクトホールの底面の金属酸化防止膜２４を除去する。
このように形成することにより、上記熱処理において金属膜７ａの表面が酸化されるのを抑制することができる。 （もっと読む）

【課題】基板表面側でトランジスタとストレージノード電極との接続を低抵抗で実現する。
【解決手段】トレンチ３を形成し、トレンチの内壁にカラー酸化膜４を形成し、不純物が導入されている半導体材料を、前記カラー酸化膜４が形成されているトレンチ内に埋め込んでストレージノード電極５を形成する。ストレージノード電極５に隣接した基板領域に、ソース・ドレイン領域１１を有するトランジスタＴＲを形成する。ソース・ドレイン領域１１とストレージノード電極５とがカラー酸化膜４を挟んで近接する箇所を、半導体材料のエッチングレートに比べ絶縁材料のエッチングレートが大きい条件でエッチングする。このエッチングによりカラー酸化膜４が基板深部側に後退した部分４Ａが形成され、そこに非晶質シリコンなどの半導体材料を埋め込んで半導体接続層１５Ａを形成する。半導体接続層１５Ａおよび周囲の半導体部に半導体と金属の合金層１９を形成し、当該合金層１９によりソース・ドレイン領域１１とストレージノード電極５とを電気的に接続する。 （もっと読む）

【課題】 高いＯＮ電流を有し、しかも消費電力の低いＣＭＯＳ回路を実現するためのＭＩＳトランジスタ構造を提供する。
【解決手段】 ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）とｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のそれぞれのゲート絶縁膜５は、酸化ハフニウム膜で構成されている。また、ゲート電極１８は、ゲート絶縁膜５と接する領域の近傍において、Ｐｔ原子に対するＳｉ原子の比がほぼ１（ＰｔＳｉ_x：ｘ＝１）のＰｔシリサイド膜で構成されている。ｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のゲート電極１７は、ゲート絶縁膜５と接する領域の近傍において、Ｐｔ原子に対するＳｉ原子の比が１未満（ＰｔＳｉ_x：ｘ＜１）のＰｔシリサイド膜で構成され、ゲート電極１７のフェルミレベルピニングが抑制されている。 （もっと読む）

金属層は、触媒により活性化された下地材料の表面領域上に、めっきプロセスによって形成されうる。この触媒はＣＶＤ、ＰＶＤまたはＡＬＤによって堆積されるかまたは下地材料を堆積する際に少なくとも部分的に取り込まれる。このようにして、メタライゼーション構造の高アスペクト比のビアに優れた金属シード層を形成することができる。
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【課題】 微細且つ電気的特性に優れた半導体装置の製造方法を提供する。
【解決手段】 層間絶縁膜１０をマスクとしたストッパー膜９のドライエッチングによって、拡散層領域８に至るコンタクトホール１１を形成する。この際、ストッパー膜９のオーバーエッチングによって、コンタクトホール１１の底面をシリコン基板１の表面よりリセスする。続いて、シリコン基板１の表面を洗浄した後、コンタクトホール１１の内面を覆うようにして層間絶縁膜１０の上にポリシリコン膜１２を形成する。ポリシリコン膜１２の膜厚は、コンタクトホール１１の底面がシリコン基板１の表面に対してリセスした深さより大きく、シリサイド化で消費されるシリコンの厚さより小さくなるようにする。これにより、オーバーエッチングおよびシリサイド化によってシリコン基板１から消失するシリコンの量を低減させることができる。 （もっと読む）

【課題】液晶表示装置の低抵抗配線を作製するにあたって、ヒロック、エッチング残渣、ＩＴＯ等との電気化学反応の発生を防止し、かつスパッタ時のダスト発生を抑制する。
【解決手段】Ａｌ合金配線を有する液晶表示装置を製造するにあたって、Ｙ、Ｓｃ、Ｌａ、Ｃｅ、Ｎｄ、Ｓｍ、Ｇｄ、Ｔｂ、Ｄｙ、Ｅｒ、Ｔｈ、Ｓｒ、Ｔｉ、Ｚｒ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｍｎ、Ｔｃ、Ｒｅ、Ｆｅ、Ｃｏ、Ｎｉ、Ｐｄ、Ｉｒ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕ、Ｃｄ、Ｓｉ、ＰｂおよびＢから選ばれる第１の元素を0.001〜30原子％の範囲で含み、残部が実質的にＡｌからなるインゴットまたは焼結体を、大気溶解法、真空溶解法、急冷凝固法、粉末冶金法で作製するにあたって、Ｏ、ＮおよびＨから選ばれる第２の元素を含むガスを使用し、得られたインゴットまたは焼結体を加工してスパッタターゲットを作製する。このスパッタターゲットをスパッタして形成したＡｌ合金膜にエッチング処理を施してＡｌ合金配線を形成する。 （もっと読む）

【課題】完全なシリサイドゲートを伴うＭＯＳトランジスタの新規構造を得ることである。
【解決手段】本発明は、ＭＯＳトランジスタに関し、そのゲートは絶縁層（３１）、金属シリサイド層（５０）、導電性封入材料層（５３）、及びポリシリコン層（５５）を連続的に含む。 （もっと読む）

【課題】 金属ゲート電極、金属ソース領域および金属ドレイン領域を備え、電流駆動能力を高めた電界効果型トランジスタおよびその製造方法を提供することである。
【解決手段】 ソース領域２６、ドレイン領域２８、およびゲート電極３１ｎ、３１ｐをシリサイド等の金属材料により構成し、ｎチャネルＭＩＳＦＥＴ２４ｎでは、ゲート電極３１ｎの仕事関数Ｗｇとソース領域２６の仕事関数Ｗｓとの関係がＷｇ＜Ｗｓであり、ｐチャネルＭＩＳＦＥＴ２４ｎでは、ゲート電極３１ｐの仕事関数Ｗｇとソース領域２６の仕事関数Ｗｓとの関係がＷｇ＞Ｗｓであるように金属材料を選択する。
【効果】 ソース領域２６とチャネル領域２９との界面のバリア高さが低下し、チャネル領域２９のキャリア濃度が向上し電流駆動能力が向上する。 （もっと読む）

【課題】本発明は、無線チップのコストを下げることを課題とする。また、無線チップの大量生産を可能として、無線チップのコストを下げることを課題とする。さらに、小型・軽量な無線チップを提供することを課題とする。
【解決手段】本発明は、ガラス基板や石英基板から剥離された薄膜集積回路が第１の基体と第２の基体に設けられた無線チップを提供する。本発明の無線チップは、シリコン基板からなる無線チップと比較して、小型、薄型、軽量を実現する。本発明の無線チップが含む薄膜集積回路は、少なくとも、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ ｄｒａｉｎ）構造のＮ型の薄膜トランジスタと、シングルドレイン構造のＰ型の薄膜トランジスタと、アンテナとして機能する導電層とを有することを特徴とする。 （もっと読む）

【課題】ＣＶＤ法により、埋め込み性、下地層との密着性に優れた銅配線形成方法の提供。
【解決手段】ホールや溝が形成された基板表面上に、金属原料としてテトラキスジエチルアミノバナジウム、テトラキスジメチルアミノバナジウム、テトラキスエチルメチルアミノバナジウム、テトラキスジエチルアミノチタン、テトラキスジメチルアミノチタン、テトラキスエチルメチルアミノチタンを、還元性ガスとしてターシャリーブチルヒドラジン、ＮＨ_３、Ｈ_２、ＳｉＨ_４、Ｓｉ_２Ｈ_６を用いて、ＣＶＤ法によりバナジウムまたはチタン含有膜からなる下地層を形成し、この上に、ＣＶＤ法により銅含有膜を形成し、ホールや溝を埋め込み、配線を形成する。 （もっと読む）