【課題】高耐圧且つ低オン抵抗な半導体装置及びこれを含む半導体集積回路装置を歩留まり良く、安価に提供する。

【解決手段】第１導電型の半導体基板（１）と、前記第１導電型と反対の第２導電型であって前記半導体基板の表面側に形成されたソース領域（１１）、低濃度ドレイン領域（１２）及び高濃度ドレイン領域（１３）と、前記半導体基板上に形成されたゲート絶縁膜（１４）と、前記ゲート絶縁膜上に形成されたゲート電極と、を備える半導体装置（１０）であって、
前記ゲート電極は、前記低濃度ドレイン領域の少なくとも一部を覆うように形成され、且つ、前記低濃度ドレイン領域の上方において開孔（１６）を有することを特徴とする半導体装置。前記低濃度ドレイン領域と高濃度ドレイン領域とは互いに隣接することが好ましい。 （もっと読む）

【課題】ソース−ドレイン間等の電圧−電流特性を改善することができる薄膜トランジスタ、発光装置、電子機器、及び、薄膜トランジスタの形成方法を提供する。
【解決手段】薄膜トランジスタ１００は、半導体膜１１９と、半導体膜１１９の上方に形成されたソース電極層１４０と、半導体膜１１９の上方に形成されたドレイン電極層１４２と、ソース電極層１４０とドレイン電極層１４２との間、かつ、半導体膜１１９の上方に形成されたチャネル保護膜１１３と、を備える薄膜トランジスタであって、ソース電極層１４０とドレイン電極層１４２の少なくとも何れか一方は、チャネル保護膜１１３と接し、その上面がチャネル保護膜１１３の上面を超えない接触領域を有して、チャネル保護膜１１３の上面と重なっていない。 （もっと読む）

【課題】ＭＲＡＭを含む半導体装置において、ＭＲＡＭの特性を向上することができる技術を提供する。
【解決手段】配線Ｌ３およびデジット配線ＤＬを形成した層間絶縁膜ＩＬ３の表面に対してプラズマ処理を実施する。まず、半導体基板１Ｓをチャンバ内に搬入し、窒素を含有する分子（アンモニアガス）と窒素を含有しない不活性分子（水素ガス、ヘリウム、アルゴン）とからなる混合ガスをチャンバ内に導入する。このとき、窒素を含有する分子の流量よりも窒素を含有しない不活性分子の流量が多い条件で、混合ガスを導入し、混合ガスをプラズマ化してプラズマ処理を実施する。 （もっと読む）

【課題】ＭＭＩＣのＳＰＤＴスイッチなど、半導体デバイスとして用いるのに適したＭＯＳ−ＰＨＥＭＴの構造及びその製造方法を開示する。
【解決手段】ＭＯＳ−ＰＨＥＭＴ構造は、Ａｌ_２Ｏ_３、ＨｆＯ_２、Ｌａ_２Ｏ_３及びＺｒＯ_２からなる群から選ばれる材料からなるゲート誘電体層107を有することを特徴とし、これにより、このＭＯＳ−ＰＨＥＭＴの構造を含む、高周波スイッチデバイスなどの半導体構造が、直流電流の損失及び挿入損失の低下を防ぎ、隔絶性を向上させることができる。 （もっと読む）

【課題】オフ電流および漏れ電流が抑制された薄膜トランジスタ、および前記薄膜トランジスタを歩留り良く製造することのできる薄膜トランジスタの製造方法を提供する。
【解決手段】ゲート電極１２上にゲート絶縁膜１２を介して順次形成されるＳｉ（ｉ）膜１３およびＳｉ（ｎ）膜１４上に金属膜を形成し、フォトレジストパターン２２をマスクとしてエッチングし、ソース電極１５およびドレイン電極１６を形成する。酸素を含むプラズマで処理して、フォトレジストパターン２２の側面を後退させるとともに、ソース電極１５およびドレイン電極１６の側面および露出した上面にＡｌ酸化皮膜１７を形成する。残存するフォトレジストパターン２２およびＡｌ酸化皮膜１７をマスクとして、チャネル部１８のＳｉ（ｎ）膜１４およびＳｉ（ｉ）膜１３の表面の一部をエッチングする。 （もっと読む）

【課題】ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとで異なる閾値電圧制御用金属が高誘電率ゲート絶縁膜に添加されたトランジスタ構造において、トランジスタ特性の変動を防止できるようにする。
【解決手段】第１の活性領域１ａ上から素子分離領域２上を経て第２の活性領域１ｂ上まで、ゲート絶縁膜となる高誘電率膜６が形成されている。第１の活性領域１ａに隣接する部分の素子分離領域２の上部には第１の切り欠き部２ａが形成されている。第２の活性領域１ｂに隣接する部分の素子分離領域２の上部には第２の切り欠き部２ｂが形成されている。第２の切り欠き部２ｂは第１の切り欠き部２ａよりも浅く形成されている。 （もっと読む）

【課題】 ウェット洗浄工程を増加させることなく、かつ、より低温でシリサイドを形成することが可能なシリサイドの形成方法を提供すること。
【解決手段】 表面にシリコンとシリコン酸化物とが露出している基板１０１上にシリサイドを形成するシリサイドの形成方法であって、基板１０１の温度を４００℃以上として、シリコンとシリコン酸化物とが露出している基板１０１の表面上にマンガン有機化合物ガスを供給し、基板１０１の表面に露出したシリコンを選択的にマンガンシリサイド化する。 （もっと読む）

【課題】信頼性の高い半導体装置を高い製造歩留まりで提供し得る半導体装置の製造方法を提供することにある。
【解決手段】側壁にサイドウォール絶縁膜が形成されたゲート配線２０を形成する工程と、第１の応力膜３８を形成する工程と、第１の応力膜上にエッチングストッパ膜４０を形成する工程と、エッチングストッパ膜をエッチングし、第１の応力膜のうちのサイドウォール絶縁膜を覆う部分上にエッチングストッパ膜を選択的に残存させる工程と、第２の領域４を露出する第１のマスクを用いて第２の領域内の第１の応力膜をエッチングする工程と、第２の応力膜４２を形成する工程と、第１の領域２を露出する第２のマスクを用いて第１の領域内の第２の応力膜をエッチングする工程と、第１の領域と第２の領域との境界部におけるゲート配線に達するコンタクトホール４６ａを形成する工程とを有している。 （もっと読む）

【課題】製造中のパーティクルの発生を低減して、歩留まりを改善することができる基板構造を有する薄膜トランジスタアレイ基板、該薄膜トランジスタアレイ基板を適用した発光パネル及びその製造方法、並びに、該発光パネルを実装した電子機器を提供する。
【解決手段】基板１１上に形成されるトランジスタＴｒ１１、Ｔｒ１２に接続される配線層のうち、最上層に形成される配線（電源電圧ラインＬａ、選択ラインＬｓ）表面の少なくとも一部が陽極酸化膜で形成されている。 （もっと読む）

【課題】ＭＩＰＳ構造を採るメタル膜とコンタクトプラグとの界面抵抗を低減できるようにする。
【解決手段】まず、半導体基板１の上に、ゲート絶縁膜３を形成し、形成したゲート絶縁膜３の上に、ＴｉＮ膜４及びポリシリコン膜５を順次形成する。続いて、ポリシリコン膜５にＴｉＮ膜４を露出するコンタクトホール５ａを形成する。続いて、ポリシリコン膜５における第１のコンタクトホール５ａの少なくとも底面及び壁面上に金属膜７を形成する。 （もっと読む）

【課題】フィンの下部に適切に不純物が導入された半導体装置及びその製造方法を提供する。
【解決手段】半導体装置としてのＦｉｎＦＥＴ１は、基体としての半導体基板１０と、半導体基板１０上に形成された複数のフィン２０とを有し、複数のフィン２０は、第１の間隔と第１の間隔よりも間隔が狭い第２の間隔とを繰り返して形成され、第１の間隔を形成する側に面した第１の側面２２１の下部の不純物濃度が、第２の間隔を形成する側に面した第２の側面２２２の下部の不純物濃度よりも高い半導体領域を有する。 （もっと読む）

【課題】シリサイド領域と非シリサイド領域が混在する半導体装置において、シリサイド領域の狭ゲート電極間にシリサイドプロテクション膜残りによるシリサイド形成不良を防止し、非シリサイド領域において確実にシリサイド化反応を防止する製造方法を提供する。
【解決手段】同一の半導体基板のシリサイド領域Ａと非シリサイド領域Ｂを備える半導体装置の製造方法は、半導体基板１０１上の全面にゲート電極１０３を覆うように堆積した第１のシリコン酸化膜１０４をエッチングして、ゲート電極１０３の側面に断面Ｉ字状のオフセットサイドウォール１０４ａをシリサイド領域Ａに形成し、シリサイドプロテクション膜１０４ｂを非シリサイド領域Ｂに形成する。続いて、内側サイドウォール１０６、外側サイドウォール１０７、及び不純物拡散層１０８を形成した後、シリサイド領域Ａのゲート電極１０３及び不純物拡散層１０８上に金属シリサイド層１１０を形成する。 （もっと読む）

【課題】より高い耐熱性を有するシリサイド層を備えた半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１００の製造方法は、半導体基板２上にゲート絶縁膜４を介してゲート電極５を形成する工程と、半導体基板２上のゲート電極５の両側に、Ｇｅ含有領域８を形成する工程と、半導体基板２およびＧｅ含有領域８のゲート電極５の両側の領域中に、ソース・ドレイン領域９を形成する工程と、Ｇｅ含有領域８上に、濃度５原子％以上のＰｄを含む金属シリサイドからなるシリサイド層１１を形成する工程と、シリサイド層１１を形成した後、半導体基板２に６５０〜７５０℃の熱処理を施す工程と、を含む。 （もっと読む）

【課題】ＳｉＧｅから成るチャネルを有し、金属ゲート及び高ｋゲート誘電体を有するＰＦＥＴを提供する。
【解決手段】Ｓｉ表面上にＳｉＧｅ層１０をエピタキシャル成長させ、ＳｉＧｅ層の上に、高ｋ誘電体及び金属をブランケット配置し、ゲートスタックを形成した後、ＮＦＥＴ側のゲート誘電体、及びＳｉＧｅ層を除去し、第２の高ｋ誘電体５３及び第２の金属５２を配置する。ＰＦＥＴは、ＳｉＧｅチヤネル１０の上の高ｋ誘電体を有するゲート誘電体、金属を有するゲート及び、シリサイドを有するソース、ドレインから成る。ＮＦＥＴは、第２の高ｋ誘電体５３、第二の金属５２を有するゲート及び、シリサイドを有するソース、ドレインからなる。基板表面上のエピタキシャルＳｉＧｅ層は、ＰＦＥＴのチヤネルのみに形成される。ＰＦＥＴ及びＮＦＥＴデバイス・パラメータは、各ゲート誘電体及びゲートスタックの組成によって別個に最適化することができる。 （もっと読む）

方法および装置はトランジスタを製造するために提供される。トランジスタが、半導体材料１０４、１０６、１０８、１１０上に配置されたゲートスタック１４２、１４４、１４６を備える。ゲートスタックが、半導体材料上に堆積される酸化物層１２６、堆積された酸化物層上に配置された酸素拡散バリア層１２８、酸素拡散バリア層上に配置された高誘電率の誘電体層１３４、および高誘電率の誘電体層上に配置された酸素ゲッター導電性層１３８を備える。酸素拡散バリア層が、堆積された酸化物層から酸素ゲッター導電性層への酸素の拡散を防止する。
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【課題】ゲート電極の下部からゲート電極の形成されていない基板上の領域に斜め方向のイオン注入を行って形成される不純物拡散領域を有する半導体装置において、半導体装置のサイズを従来に比して縮小化することができる半導体装置を提供する。
【解決手段】Ｎ型半導体層１３の表面に形成されるＰ型のベース領域２１と、ベース領域２１内に形成されるＰ＋型ソース領域２２およびＮ＋型ソース領域２３を有するソース領域と、Ｎ型半導体層１３の表面にベース領域２１から離れて形成されるＮ＋型のドレイン領域２６と、ソース領域とドレイン領域２６との間にゲート絶縁膜４１を介して形成されるゲート電極４２と、ドレイン領域２６からゲート電極４２の下部にかけて、ドレイン領域２６に隣接して形成されるＮ型のドリフト領域と、を備え、ゲート電極４２とゲート絶縁膜４１との積層体のソース領域側側面の高さが、ドレイン領域側側面の高さよりも高く形成される。 （もっと読む）

【課題】ゲート電極に対する不純物の突き抜けを抑止する。
【課題を解決するための手段】半導体装置の製造方法は、基板上方に成膜した多結晶シリコンをエッチングして基板の第１領域上方に第１ゲート電極を形成し、基板の第２領域上方に第２ゲート電極を形成し、第１領域及び第１ゲート電極を覆う第１パターンを形成し、第２ゲート電極及び第１パターンをマスクにして第２領域に第１不純物を第１ドーズ量で注入して第２領域に第１エクステンション領域を形成し、第１ゲート電極、第１領域及び第２ゲート電極の上面を露出させた第２パターンを形成し、第１エクステンション領域を覆い、第１ゲート電極、第２ゲート電極及び第２パターンをマスクにして第１領域に第２不純物を第１ドーズ量よりも多いドーズ量で注入して第１領域に第２エクステンション領域を形成するとともに、第１ゲート電極及び第２ゲート電極の少なくとも上部をアモルファス化する。 （もっと読む）

【課題】複数ゲートトランジスタの改良された構造、およびその製造プロセスの提供。
【解決手段】相補型金属酸化膜半導体（ＣＭＯＳ）デバイス１００は、第１のパラメータを有する少なくとも２つの第１のゲート電極を備えたＰＭＯＳトランジスタと、上記第１のパラメータとは異なる第２のパラメータを有する少なくとも２つの第２のゲート電極を備えたＮＭＯＳトランジスタと、を有している。上記第１のパラメータおよび上記第２のパラメータは、上記ＰＭＯＳおよびＮＭＯＳトランジスタの上記ゲート電極材料１２０の厚さ、またはドーパントプロファイルを含んでいる。上記少なくとも２つの第１のゲート電極および上記少なくとも２つの第２のゲート電極の上記第１および第２のパラメータは、それぞれ、上記ＰＭＯＳおよびＮＭＯＳトランジスタの仕事関数を規定する。 （もっと読む）

【課題】駆動電力の高いフィン型のトランジスタを提供する。
【解決手段】所定の間隔で配置され、それぞれの中央部がチャネル領域、その両側部がソース／ドレイン領域となるフィン状の第１の半導体１１層及び第２の半導体層１１と、第１の半導体層１１及び第２の半導体層１１それぞれのチャネル領域の両側面にゲート絶縁膜１２を介して形成されたゲート電極１３と、第１の半導体層１１のソース／ドレイン領域と第２の半導体層１１のソース／ドレイン領域との間の溝を埋め込むように形成された絶縁膜１９と、第１の半導体層１１のソース／ドレイン領域及び第２の半導体層１１のソース／ドレイン領域の絶縁膜１９で覆われていない側面にそれぞれ形成されたシリサイド１６とを備える。 （もっと読む）

【課題】寄生抵抗の低下を図る。
【解決手段】半導体装置は、半導体基板１０と、前記半導体基板上のソース／ドレイン領域に形成された第１半導体層１１と、前記第１半導体層上に形成された第１部分１２ａと、前記ソース／ドレイン領域の間に位置するチャネル領域に形成された第２部分１２ｂとを有する第２半導体層１２と、前記第２半導体層の前記第１部分上に形成された第３半導体層１３と、前記第２半導体層の前記第２部分の周囲に絶縁膜２１を介して形成されたゲート電極２２と、前記第１半導体層、前記第２半導体層の第１部分および前記第３半導体層内に形成されたコンタクトプラグ３１と、を具備し、前記第２半導体層内における前記コンタクトプラグの径は、前記第１半導体層及び前記第３半導体層内における前記コンタクトプラグの径より小さい。 （もっと読む）