【課題】チャネルへの不純物添加を行うことなく閾値電圧を大きくすることが可能な薄膜トランジスタおよびその製造方法、並びに表示装置を提供する。
【解決手段】基板１１にゲート電極２０を形成したのち、このゲート電極２０の表面から厚み方向における一部を、熱処理またはプラズマ処理を用いて酸化させることにより、ゲート電極２０のゲート絶縁膜３０との界面２０Ａから厚み方向における一部を、金属酸化物よりなる界面層２１とする。ゲート電極２０のゲート絶縁膜３０との界面２０Ａにおける仕事関数が大きくなるので、ゲート電極２０と酸化物半導体膜４０との仕事関数差φＭＳが大きくなり、閾値電圧Ｖｔｈが大きくなる。 （もっと読む）

【課題】ＭＩＳトランジスタにおけるシリコン混晶層からなるソースドレイン領域を、不純物の拡散による不具合を防止しながらチャネル領域に近づけることができるようにする。
【解決手段】半導体装置は、半導体基板１０からなるｎ型の活性領域の上に、ゲート絶縁膜１２を介在させて形成されたゲート電極１３と、活性領域におけるゲート電極１３の両側方の領域に形成されたｐ型ソースドレイン領域２０と、活性領域における各ｐ型ソースドレイン領域２０の側面からそれぞれゲート電極１３の下側に向かって形成されたｎ型ポケット領域１８とを有している。ｐ型ソースドレイン領域２０は、シリコンとIV族元素との混晶層からなり、混晶層は、ゲート長方向におけるゲート電極側の側面がゲート電極側に突き出す凸部２０ａを有している。凸部２０ａの先端は、ポケット領域１８によって覆われている。 （もっと読む）

【課題】埋込みビットラインのビットラインコンタクトの形成方法を提供する。
【解決手段】半導体基板をエッチングして複数のピラー１１５を形成するステップと、ピラーの側壁に第1保護膜１２０を蒸着するステップと、第1保護膜が蒸着されたピラーをマスクとして半導体基板を1次エッチングするステップと、1次エッチングされた半導体基板及びピラーの側壁に第1絶縁膜１２５を形成するステップと、第1絶縁膜が形成されたピラーをマスクとして半導体基板を2次エッチングするステップと、2次エッチングされた半導体基板の表面に第2保護膜１３０及び第2絶縁膜１３５を形成するステップと、第2絶縁膜を含むピラーの側壁にバリア膜１４０を蒸着するステップと、ピラーの一側面のバリア膜、第1及び第2絶縁膜を除去し、第1保護膜及び第2保護膜により画成されるコンタクトホールを形成するステップと、を含む。 （もっと読む）

【課題】ゲート−ソース間およびゲート−ドレイン間のキャパシタンスの低減と、ＪＦＥＴをオンさせる際に必要なゲート印加電圧が高電圧になることを抑制する。
【解決手段】凹部４ｃ内に形成されたｉ型（イントリンシック半導体）側壁層５を介してｐ⁺型ゲート領域６を形成する。このような構成とすれば、ｎ⁺型層４とｐ⁺型ゲート領域６との間にさらにｐ⁺型ゲート領域６よりも低濃度のｐ^-型層が必要とされない。このため、ｎ^-型チャネル層３に直接接触している高濃度のｐ⁺型ゲート領域６によって、ｎ^-型チャネル層３内に伸びる空乏層幅を制御できる。したがって、ｎ⁺型層４とｐ⁺型ゲート領域６との間にさらにｐ^-型層が備えられる場合と比較して、ゲート印加電圧が高電圧になることを抑制できる。また、ｐ⁺型ゲート領域６の側面がｉ型側壁層５によってｎ⁺型層４と分離されるため、ゲート−ソース間およびゲート−ドレイン間のキャパシタンスを低減できる。 （もっと読む）

【課題】ロジック系ＣＭＯＳトランジスタおよびパワー系ＤＭＯＳトランジスタのそれぞれが最適な構造を有する半導体装置を提供する。
【解決手段】第１半導体領域２の表面側に設けられた第１ソース領域３、ドレイン領域４と、第１ゲート13と、第１ゲートの両側面に形成された第１サイドウォール１５と、第１ＬＤＤ領域１７とを有する第１のＭＯＳトランジスタと、第２半導体領域２２の表面側に設けられた第２ソース領域２３、ドレイン領域２４と、第２ゲート３３と、第２ゲートの第２ドレイン側の側面に形成され、第１サイドウォールよりも広い第２サイドウォール４１と、第２サイドウォール直下に形成されたドリフト領域４３と、第２ゲートの第２ソース側の側面に形成され、第１サイドウォールよりも狭い第３サイドウォール３５と、第３サイドウォール直下に形成された第２ＬＤＤ領域３７とを有する第２のＭＯＳトランジスタを備えた半導体装置を提供する。 （もっと読む）

【課題】ゲート電極構造の垂直方向の抵抗を低減する。
【解決手段】半導体基板１と、半導体基板１の上に形成されたゲート絶縁膜２と、ゲート絶縁膜２の上に形成された仕事関数制御層３と、仕事関数制御層３の上に形成された第１のシリサイド層４と、第１のシリサイド層４の上に形成されたポリシリコンゲート電極５と、ポリシリコンゲート電極５の下の半導体基板１中の領域を挟んで半導体基板１中に形成されるソース領域６およびドレイン領域７と、を有する半導体装置を提供する。 （もっと読む）

【課題】電流許容値の低下を抑制する。
【解決手段】Ｙ方向に沿って延在する延在ゲート電極Ｇ１１と、Ｙ方向に沿って延在するダミーゲート電極ＤＭ１と、Ｙ方向に沿って延在する延在ソース電極Ｓ１１と、Ｙ方向に沿って延在する延在ドレイン電極Ｄ１１とを含む。延在ソース電極Ｇ１１は、Ｘ方向においてダミーゲート電極ＤＭ１を覆う形状を有する。また、延在ドレイン電極Ｇ１１は、Ｘ方向においてダミーゲート電極ＤＭ１を覆う形状を有する。 （もっと読む）

【課題】ゲート電極抵抗の増大や工程数の増加を招くことなく、シリコン混晶層を用いた歪技術により、半導体装置の高性能化を実現する。
【解決手段】半導体基板１００における第１のゲート電極１０６Ａから見て第１の絶縁性サイドウォールスペーサ１１１Ａの外側に第１のソースドレイン領域１１４Ａを形成する。その後、半導体基板１００における第２のゲート電極１０６Ｂから見て第２の絶縁性サイドウォールスペーサ１１１Ｂの外側にリセス部１１９を形成すると共に、第２のゲート電極１０６Ｂを部分的に除去する。その後、リセス部１０９内に、第２のソースドレイン領域１１４Ｂとなるシリコン混晶層１２０を形成する。 （もっと読む）

【課題】ＣＭＰによるダミーゲート電極の頭出し工程およびＣＭＰによるメタルゲート電極の形成工程を回避できる製造方法を提供する。
【解決手段】シリサイド膜２４Ｓ，２４Ｄ上に選択的に、シリコン膜２５Ｓ，２５Ｄを形成する工程と、側壁絶縁膜２３ＷＡ，２３ＷＢの間にシリコン基板の表面を露出する凹部２３Ｖを形成する工程と、側壁絶縁膜２３ＷＡ，２３ＷＢの表面および露出されたシリコン基板表面を連続して覆うように、誘電体膜を形成する工程と、シリコン基板上に金属または導電性金属窒化物を含む導電膜を、凹部２３Ｖに誘電体膜を介して充填するように形成する工程と、導電膜をエッチバックし、側壁絶縁膜２３ＷＡ，２３ＷＢの間において凹部２３Ｖを誘電体膜を介して充填するゲート電極を形成する工程と、を含む。 （もっと読む）

【課題】チップサイズを縮小化すること。
【解決手段】第１領域に形成される活性領域１と第２領域に形成されるウェル領域２とトランジスタゲート電極３とダミーゲート電極５と、コンタクト８とを備えている。活性領域１とトランジスタゲート電極３とは、トランジスタを形成している。トランジスタゲート電極３とダミーゲート電極５とは、互いに平行である複数の直線にそれぞれ沿うように形成されている。ダミーゲート電極５は、その第２領域とその第１領域との両方に配置されるように形成されている。コンタクト８は、その第２領域に形成され、ウェル領域２に同電位である配線層６にダミーゲート電極５を電気的に接続している。このような装置は、活性領域１とウェル領域２とが配置される領域のレイアウトサイズを小さくすることができ、その結果、チップサイズを縮小化することができる。 （もっと読む）

【課題】 占有面積の増加もなく、十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型のＭＯＳトランジスタを有する半導体装置を得ることを目的とする。
【解決手段】 絶縁膜が埋め込まれたトレンチ素子分離領域と、凹部に周囲をゲート絶縁膜で覆われたゲート電極が埋め込まれたトレンチチャネル領域と、絶縁膜が埋め込まれた凹部の周囲を濃いＮ型の拡散層で覆ったトレンチドレイン領域とが形成されており、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル領域には、トレンチチャネル領域が形成され、なおかつＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域には、トレンチドレイン領域が形成されている。 （もっと読む）

低寄生抵抗であるチャネル歪みされたマルチゲートトランジスタとその製造方法に係る。ゲートを連結したチャネル側壁の高さがＨ_ｓｉである半導体フィンのチャネル領域の上にゲートスタックを形成されてよく、ゲートスタックに隣接する半導体フィンのソース／ドレイン領域内に、エッチングレートを制御するドーパントを注入してよい。ドーピングされたフィン領域をエッチングして、半導体フィンの、略Ｈ_ｓｉに等しい厚みを除去して、ゲートスタックの一部の下にある半導体基板の部分を露呈させるソース／ドレイン延長キャビティを形成してよい。露呈した半導体基板の上に材料を成長させて、再成長したソース／ドレイン・フィン領域を形成して、ソース／ドレイン延長キャビティを充填して、ゲートスタックからの長さを、チャネルの長さに実質的に平行な方向に離れる方向に延ばしてよい。 （もっと読む）

【課題】電気光学装置用基板において、製造コストを低減すると共に、アライメント精度を高める。
【解決手段】電気光学装置用基板は、基板上に設けられた第１の絶縁膜（３１０）と、複数の画素（２０）と、複数の画素にわたって第１の絶縁膜に設けられた第１の凹部と、第１の凹部の底面に設けられた第２の凹部と、第２の凹部に設けられた有機半導体層（２４１）と、該有機半導体層の上に設けられたゲート絶縁膜（２４５）と、該ゲート絶縁膜の上に設けられたゲート電極と、を含み、複数の画素のうち一の画素に対応づけられた薄膜トランジスタ（２４）と、ゲート絶縁膜の上層であって、複数の画素にわたって第１の凹部に設けられた走査線（４０）と、薄膜トランジスタと電気的に接続されたデータ線（５０）と、を備える。 （もっと読む）

【課題】酸化物半導体を用いたｐチャネル型トランジスタを提供することを目的の一とする。また、酸化物半導体を用いたｎチャネル型トランジスタとｐチャネル型トランジスタとのＣＭＯＳ（相補型金属酸化物半導体）構造を提供することを目的の一とする。
【解決手段】ゲート電極層と、ゲート絶縁層と、酸化物半導体層と、前記酸化物半導体層と接するソース電極層及びドレイン電極層とを含み、前記酸化物半導体層に用いる酸化物半導体の電子親和力をχ（ｅＶ）、バンドギャップをＥ_ｇ（ｅＶ）とすると、前記ソース電極層及び前記ドレイン電極層に用いる導電体の仕事関数φ_ｍは、φ_ｍ＞χ＋Ｅ_ｇ／２を満たし、かつ、χ＋Ｅ_ｇ−φ_ｍで表される正孔に対する障壁φ_ＢＰは０．２５ｅＶ未満である、酸化物半導体を用いたｐチャネル型トランジスタを提供する。 （もっと読む）

【課題】チャネル長Ｌが短く微細化が可能な、酸化物半導体を用いたトップゲート型の半導体素子を提供することを課題とする。また、該半導体素子の作製方法を提供することを課題とする。
【解決手段】絶縁表面上に酸化物半導体層と、酸化物半導体層上にソース電極層及びドレイン電極層と、酸化物半導体層、前記ソース電極層、及び前記ドレイン電極層上にゲート絶縁層と、ゲート絶縁層上にゲート電極層とを有し、ソース電極層及びドレイン電極層は側壁を有し、側壁は前記酸化物半導体層の上面と接する半導体素子である。 （もっと読む）

【課題】半導体素子の特性を向上させると共に、半導体素子の微細化を容易に実現する。
【解決手段】半導体素子１０１にてゲート電極１１１ｇが設けられる部分の表面を凹凸面に形成する。ここでは、凹凸面のうち凸部ＣＶでは、一対のソース・ドレイン領域１１２ｓ，１１２ｄの表面と同一の面を覆うようにゲート絶縁膜１１１ｚを形成し、そのゲート絶縁膜１１１ｚの上面にゲート電極１１１ｇを設ける。これに対して、凹部ＴＲでは、一対のソース・ドレイン領域１１２ｓ，１１２ｄの表面から内部へ向けて設けられた溝Ｍの面を覆うようにゲート絶縁膜１１１ｚを形成し、その溝Ｍの内部を埋め込むようにゲート電極１１１ｇを設ける。 （もっと読む）

【課題】信頼性の高い半導体装置を提供し得る半導体装置の製造方法を提供することにある。
【解決手段】第２の応力膜４４に対する第２の絶縁膜４８の選択比が第１の値である第１の条件でエッチングを行うことにより、第１のコンタクトホール６０ｅを少なくとも第２の応力膜の途中まで開口し、第２のコンタクトホールを少なくとも第２の絶縁膜の途中まで開口するエッチング工程と、第２の応力膜に対する第２の絶縁膜の選択比が第１の値より大きい第２の値である第２の条件でエッチングを行うことにより、第１のコンタクトホールにより第２の応力膜４４を貫き、第２のコンタクトホールにより第２の絶縁膜及び第１の絶縁膜４０を貫くエッチング工程と、更なるエッチングを行い、第１のコンタクトホールをゲート配線２０まで到達させ、第２のコンタクトホールをトランジスタのソース／ドレインまで到達させる第３のエッチング工程とを有している。 （もっと読む）

【課題】ＳｉＧｅ等の半導体膜が形成された領域と、酸化シリコン膜から成るゲート絶縁膜が形成された領域とが同一基板上に形成される際に、ゲート絶縁膜を精度良く形成する。
【解決手段】基板１０を熱酸化することにより、第１素子領域１０１及び第２素子領域２０１に、第１ゲート絶縁膜１１０及び第２ゲート絶縁膜２１０を形成し、かつ第３素子領域３０１及び第４素子領域４０１それぞれに位置する基板１０に熱酸化膜を形成する。次いで、第４素子領域４０１に位置する熱酸化膜を除去する。次いで、第４素子領域４０１に位置する基板１０上に半導体膜４１４を成膜する。次いで、第３素子領域３０１に位置する熱酸化膜を除去する。次いで、第４素子領域４０１に位置する半導体膜４１４上、及び第３素子領域３０１に位置する基板１０上に第３ゲート絶縁膜３１０及び第４ゲート絶縁膜４１０を形成する。 （もっと読む）

【課題】近年のＣＭＯＳ型ＬＳＩの設計においてはリーク電力の削減が非常に大きな課題となっている。リーク電力を削減する手段としてはトランジスタの閾値電圧を複数使用し、速度の必要な場所には閾値電圧の低いトランジスタを、不要な場所には閾値電圧の高いトランジスタを使用する方法が広く用いられている。しかしながら先端プロセスほど閾値電圧制御だけではリーク電力が十分に抑制できず、様々なリーク電力削減手法が必要となってきている。
【解決手段】本願の一つの発明は、ＣＭＯＳまたはＣＭＩＳ型ＬＳＩにおいて、一部の論理ゲートを構成するＰチャネルＦＥＴおよびＮチャネルＦＥＴの両側のゲート電極形状を近接効果を利用して平面的に湾曲させることによって、実効的なゲート長を長くするものである。 （もっと読む）

【課題】シリコン層表面の溶解を防止しつつ、エピタキシャル成長により形成された凝集性異物を除去する。清浄な表面を有し、膜厚が均一なシリコン層を形成する。
【解決手段】シリコン基板上にエピタキシャル成長によりシリコン層を形成した後に、シリコン層の表面を酸化する。このシリコン層の表面を洗浄して、エピタキシャル成長時にシリコン層の表面に発生した異物を除去する。 （もっと読む）