【課題】本発明は、高精細なパターニングが可能なパターン形成体の効率的な製造方法を提供することを主目的とする。
【解決手段】本発明は、基板上に形成され、表面が疎水性を示す疎水性層上にフォトレジストパターンを形成するフォトレジストパターン形成工程と、上記フォトレジストパターンが形成された上記疎水性層の表面にエネルギーを照射して親水化し、親水性領域を形成する親水化工程と、上記フォトレジストパターンを剥離し、上記疎水性層表面に、上記親水性領域と上記親水化工程にて上記フォトレジストパターンで覆われていた疎水性領域とがパターン状に形成された親疎水パターンを形成するフォトレジストパターン剥離工程とを有することを特徴とするパターン形成体の製造方法を提供することにより、上記目的を達成する。 （もっと読む）

【課題】プラズマエッチングチャンバ内でデュアルドープゲート構造をエッチングするための方法を提供する。
【解決手段】エッチングされるポリシリコンフィルムを保護するパターンを設ける工程、次いで、プラズマが点火され、保護されていないポリシリコンフィルムのほぼすべてがエッチングされる。次いで、シリコン含有ガスを導入しつつポリシリコンフィルムの残りをエッチングする。また、エッチング処理中にシリコン含有ガスを導入するよう構成されたエッチングチャンバ。 （もっと読む）

【課題】配線の信頼性の高い半導体装置を提供する。
【解決手段】半導体基板４２上に台形状の凸部領域と台形状の凹部領域を設け、凹部領域のシリコン表面にはゲート酸化膜４５が設けられ、ゲート酸化膜上にはゲート電極４６が形成されている。凹部領域に設けられたゲート電極４６の両側の凸部領域にはソース・ドレイン高濃度領域４８が位置し、ソース・ドレイン高濃度領域４８とゲート電極４６の間にはソース・ドレイン低濃度領域４７が形成されている。ソース・ドレイン高濃度領域４８の上表面には第１層目の金属配線４９と第２層目の金属配線５０と第３層目の金属配線５２が積層され、ソース・ドレイン高濃度領域４８から第３金属配線までの接続にコンタクトホールやビアホールなどを利用していない。このように本発明の半導体装置は、コンタクトホールやビアホールなどの接続孔を形成しないで素子と配線との接続や配線間接続を行なうことができる。 （もっと読む）

【課題】ゲート電極が金属窒化膜により構成されるＭＯＳＦＥＴにおいて、電流駆動能力の向上を図る。
【解決手段】基板１０に、素子形成領域２０を分離する素子分離領域５０を設ける。次に素子形成領域２０上にゲート絶縁膜１００を形成する。その後ゲート絶縁膜１００上に金属窒化膜により構成される下部ゲート電極膜２００を形成する。さらに下部ゲート電極膜２００を熱処理する。そして下部ゲート電極膜２００上に上部ゲート電極膜２２０を形成する。 （もっと読む）

【課題】サリサイドプロセスにより金属シリサイド層を形成した半導体装置の性能を向上させる。
【解決手段】全反応方式のサリサイドプロセスを用いず、部分反応方式のサリサイドプロセスによりゲート電極８ａ，８ｂ、ｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂの表面に金属シリサイド層４１を形成する。金属シリサイド層４１を形成する際の熱処理では、ランプまたはレーザを用いたアニール装置ではなく、カーボンヒータを用いた熱伝導型アニール装置を用いて半導体ウエハを熱処理することにより、少ないサーマルバジェットで精度良く薄い金属シリサイド層４１を形成し、最初の熱処理によって金属シリサイド層４１内にＮｉＳｉの微結晶を形成する。 （もっと読む）

【課題】工程数の増加を回避し得る半導体装置及びその製造方法を提供する。
【解決手段】低濃度ドレイン領域２８ｈを形成するためのドーパント不純物が導入される所定領域を除く領域に、所定領域から離間するようにチャネルドープ層２２ｄを形成する工程と、半導体基板１０上にゲート絶縁膜２４を介してゲート電極２６ｄを形成する工程と、ゲート電極の一方の側の半導体基板内に低濃度ソース領域２８ｇを形成し、ゲート電極の他方の側の半導体基板の所定領域に低濃度ドレイン領域２８ｈを形成する工程とを有している。 （もっと読む）

【課題】酸化物半導体を用いた高性能な半導体装置を提供する。
【解決手段】基板上に酸化物半導体層を形成し、酸化物半導体層上に第１の導電層を形成し、第１の導電層上に第２の導電層を形成し、第２の導電層をエッチングすることで、第１のパターンを形成し、第１のパターンを酸化することにより膨張させ、膨張後の第１のパターンをマスクとして第１の導電層をエッチングすることで、ソース電極及びドレイン電極となる第２のパターンを形成し、膨張後の第１のパターン及び第２のパターン及び酸化物半導体層を覆うゲート絶縁層を形成し、ゲート絶縁層上にゲート電極を形成する。 （もっと読む）

【課題】ポリシリコン抵抗体の上に急速熱酸化処理により形成され、シリサイド化ブロック用酸化膜の一部として用いる熱酸化膜の膜厚が多種のポリシリコン抵抗体間でばらつくことにより、ポリシリコン抵抗体が部分的にシリサイド化されることを回避する。
【解決手段】多種のポリシリコン抵抗体全てにおいて、急速熱酸化処理によりポリシリコン抵抗体上に生成される熱酸化膜の膜厚と、ポリシリコン抵抗体を含む非シリサイド化領域に形成された保護酸化膜の膜厚との和が、シリサイド化ブロック用酸化膜としてのブロック性能を確保するために必要な膜厚以上となるように、保護酸化膜の膜厚を決定する。多種のポリシリコン抵抗体間で急速熱酸化処理により生成される熱酸化膜の膜厚に差が生じる場合でも、熱酸化膜と保護酸化膜とをシリサイド化ブロック用酸化膜として用いることにより、充分なブロック性能を確保することができる。 （もっと読む）

【課題】並列に並ぶゲートパターンを有する半導体装置において、ゲートパターンのレイアウトを工夫することによって、光近接効果を補正しつつ、集積度を向上させる。
【解決手段】並列に並ぶゲートパターン２１，２２の端部と、並列に並ぶゲートパターン２３，２４の対向端部とにおいて、ゲートパターン２１の端部はゲートパターン２２の端部よりもゲートパターン２３，２４の方に突き出ており、ゲートパターン２４の対向端部はゲートパターン２３の対向端部よりも、ゲートパターン２１，２２の方に突き出ている。引っ込んでいる方の、ゲートパターン２２の端部およびゲートパターン２３の対向端部について、仕上がり形状において後退が生じない程度に、補正量を大きく設定することができる。 （もっと読む）

【課題】酸化物の一部領域又は全領域の比抵抗を低下させることにより、簡易な工程で多様な電子素子を作製できる電子素子基板の製造方法を提供する。
【解決手段】少なくとも最表層の一部が比抵抗１×１０^９Ω・ｃｍ以下の酸化物からなる基板における前記酸化物の一部領域又は全領域に対し、前記基板の電位よりも高い電位を印加することにより、前記一部領域又は前記全領域の比抵抗を低下させる低抵抗化処理工程を有する電子素子基板の製造方法である。 （もっと読む）

【課題】特性を劣化させることなく、微細化することができる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、主表面を有する半導体基板ＳＢと、主表面に互いに間隔をおいて形成されたソース領域ＳＲおよびドレイン領域ＤＲと、ソース領域ＳＲとドレイン領域ＤＲとに挟まれる主表面上に形成されたゲート電極層ＧＥと、ソース領域ＳＲの表面に接するように形成された第１導電層ＰＬ１と、ドレイン領域ＤＲの表面に接するように形成された第２導電層ＰＬ２とを備え、第１導電層ＰＬ１とソース領域ＳＲとの接触領域ＣＲ１からゲート電極層ＧＥの下側を通って第２導電層ＰＬ２とドレイン領域ＤＲとの接触領域ＣＲ２まで延びるように溝ＲＥが主表面に形成されている。 （もっと読む）

【課題】閾値電圧が低く、かつ、ゲート絶縁膜のリーク電流を抑制可能な半導体装置およびその製造方法を提供する。
【解決手段】メタルゲート電極１０３，２０３の材料として、Ｔａ_３Ｎ_５を含むＴａ_ｘＮ_ｙ膜１８，３８を用いる。Ｔａ_ｘＮ_ｙ膜１８，３８中には多くの窒素が含まれており、その窒素の一部がゲート絶縁膜１０２，２０２中に拡散することにより、ＴｉＮに比べてフラットバンド電圧Ｖｆｂが高くなり、ＮＭＯＳＦＥＴ１００およびＰＭＯＳＦＥＴ２００の閾値電圧Ｖｔｈを低くすることができる。また、Ｔａ_ｘＮ_ｙ膜１８，３８中の窒素がＨｆＳｉＯＮ膜１７，３７中に拡散することにより、ゲート絶縁膜の絶縁性を高くすることができ、ゲートリーク電流Ｊｇを抑制できる。 （もっと読む）

【課題】活性層―電極間の寄生抵抗に起因する素子特性のばらつきの少ないＩＧＺＯ系電界効果型トランジスタを製造する。
【解決手段】基板Ｂ上に、ＩＧＺＯ系アモルファス酸化物からなる半導体層１１、ソース電極２２、ドレイン電極２３、ゲート電極２１およびゲート絶縁膜３１とを備えてなる電界効果型トランジスタ１の製造方法において、半導体層１１上にＩＧＺＯ系アモルファス酸化物層２０をスパッタ成膜により成膜し、その後アニール処理を行って、ソース電極２２およびドレイン電極２３の少なくとも半導体層１１に接触する面側を構成する導電層を形成する。スパッタ成膜における背圧は１×１０^−５Ｐａ未満とし、アニール処理におけるアニール温度を１００℃以上、３００℃以下とする。 （もっと読む）

【課題】プロセスの自由度を高めつつ、活性層とオーミックコンタクトをとるオーミック電極を形成できる半導体トランジスタの製造方法を提供する。
【解決手段】ＧａＮ系の半導体からなる活性層上に、オーミック電極を形成する半導体トランジスタの製造方法であって、活性層３上に、タンタル窒化物からなる第１の層１１と、第１の層１１上に積層されたＡｌからなる第２の層１２とを形成する工程と、第１及び第２の層１１，１２を、５２０℃以上、６００℃以下の温度で熱処理することにより、活性層３とオーミックコンタクトをとるオーミック電極９ｓ，９ｄを形成する工程とを備える。 （もっと読む）

【課題】 ソース・ドレイン電極と半導体膜との接触抵抗を低減し、移動度特性を向上した薄膜トランジスタを提供する。さらに、それを用いた高性能の表示装置を提供する。
【解決手段】 板上に形成されたゲート電極と、前記ゲート電極を覆うようにして前記基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導体膜と、少なくとも各々の一部が前記半導体膜上に形成され、ソース電極及びドレイン電極として機能する一対の電極と、を具備する薄膜トランジスタであって、前記半導体膜は、ＧｅあるいはＳｉ及びＧｅを含有し、前記一対の電極の各々は、ボロンあるいはＶ族元素を含有する金属膜で形成され、前記一対の電極の各々と前記半導体膜との間に、ジャーマノシリサイドあるいは金属−Ｇｅ間化合物が形成されている。 （もっと読む）

【課題】Ｃｕ合金をソース・ドレイン電極に用いたＴＦＴにおいて、コンタクト膜に対して酸化処理を施す場合であっても、良好なオン特性を維持する表示装置を提供することを目的とする。
【解決手段】半導体層４と、銅と１種類の添加元素とを含む銅合金層を有するソース電極１０およびドレイン電極９と、ソース電極１０及びドレイン電極９のそれぞれの電極と半導体層４との間に形成されるコンタクト膜５と、それぞれの電極とコンタクト膜５との間に形成される酸化物膜８と、を含む薄膜トランジスタ基板を有する表示装置であって、コンタクト膜５は、不純物とシリコンとを含み、酸化物膜８は、シリコン、不純物および酸素を含むとともに、酸化物膜８における不純物濃度がコンタクト膜５における不純物濃度よりも低い、ことを特徴とする表示装置。 （もっと読む）

【課題】 フィン型ＭＩＳトランジスタ、プレーナ型ＭＩＳトランジスタ及び抵抗素子を集積化した半導体装置において、的確な製造方法を提供する。
【解決手段】 フィン部１０ａを形成する工程と、フィン部の側面に第１のゲート絶縁膜１４及び第１のゲート電極膜１５を形成する工程と、フィン部並びにフィン部の側面に形成された第１のゲート絶縁膜及び第１のゲート電極膜を囲み、第１のゲート電極膜に接する半導体導電部１６ａを形成する工程と、半導体導電部上並びにプレーナ型ＭＩＳトランジスタ形成領域及び抵抗素子形成領域に、第２のゲート絶縁膜２０及び第２のゲート電極膜２１を形成する工程と、半導体導電部上及び抵抗素子形成領域に形成された第２のゲート絶縁膜及び第２のゲート電極膜を除去する工程と、半導体導電部上並びにプレーナ型ＭＩＳトランジスタ形成領域及び抵抗素子形成領域に、抵抗素子用の半導体膜を形成する工程とを備える。 （もっと読む）

【課題】耐圧の異なるトランジスタが同一半導体基板上に混載されている場合においても、それらのトランジスタの性能が向上するようにストレスライナ膜を構成することが可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１上に混載された低耐圧トランジスタおよび高耐圧トランジスタ上に形成するストレスライナ膜１１、１２は、互いに膜質を異ならせることができる。ここで、ストレスライナ膜１１は、低耐圧トランジスタの性能が効果的に改善され、高耐圧トランジスタの性能があまり改善されないように膜質を設定することができる。また、ストレスライナ膜１１は、高耐圧トランジスタの性能が効果的に改善され、低耐圧トランジスタの性能があまり改善されないように膜質を設定することができる。 （もっと読む）

【課題】電流コラプスが抑制された窒化物半導体を用いた電界効果トランジスタを容易に実現できるようにする。
【解決手段】電界効果トランジスタは、基板１００の上に形成され、第１の窒化物半導体層１２２及び第２の窒化物半導体層１２３を有する半導体層積層体１０２を備えている。半導体層積層体１０２の上には、互いに間隔をおいてソース電極１３１及びドレイン電極１３２が形成されている。ソース電極１３１とドレイン電極１３２との間には、ソース電極１３１及びドレイン電極１３２と間隔をおいてゲート電極１３３が形成されている。ドレイン電極１３２の近傍には正孔注入部１４１が形成されている。正孔注入部１４１は、ｐ型の第３の窒化物半導体層１４２及び第３の窒化物半導体層１４２の上に形成された正孔注入電極１４３を有している。ドレイン電極１３２と正孔注入電極１４２とは、電位が実質的に等しい。 （もっと読む）