半導体トランジスタの製造方法
【課題】プロセスの自由度を高めつつ、活性層とオーミックコンタクトをとるオーミック電極を形成できる半導体トランジスタの製造方法を提供する。
【解決手段】ＧａＮ系の半導体からなる活性層上に、オーミック電極を形成する半導体トランジスタの製造方法であって、活性層３上に、タンタル窒化物からなる第１の層１１と、第１の層１１上に積層されたＡｌからなる第２の層１２とを形成する工程と、第１及び第２の層１１，１２を、５２０℃以上、６００℃以下の温度で熱処理することにより、活性層３とオーミックコンタクトをとるオーミック電極９ｓ，９ｄを形成する工程とを備える。
【解決手段】ＧａＮ系の半導体からなる活性層上に、オーミック電極を形成する半導体トランジスタの製造方法であって、活性層３上に、タンタル窒化物からなる第１の層１１と、第１の層１１上に積層されたＡｌからなる第２の層１２とを形成する工程と、第１及び第２の層１１，１２を、５２０℃以上、６００℃以下の温度で熱処理することにより、活性層３とオーミックコンタクトをとるオーミック電極９ｓ，９ｄを形成する工程とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体トランジスタの製造方法に関し、更に詳しくは、ＧａＮ系半導体からなる活性層とオーミックコンタクトをとるオーミック電極を形成する半導体トランジスタの製造方法に関する。
【背景技術】
【０００２】
窒化ガリウム系半導体トランジスタ（以下、ＧａＮ系半導体トランジスタ）としては、ＧａＮ系半導体からなる活性層上に、Ｔｉ／Ａｌからなるオーミック電極を有するものが知られている（例えば、特許文献１）。しかし、このＧａＮ系半導体トランジスタは、高温環境下で使用されると、Ｔｉの融点が低いために、Ｔｉ上に積層されているＡｌが拡散するエレクトロマイグレーションが発生するという問題があった。つまり、Ｔｉ／Ａｌからなるオーミック電極では、電極としての耐性が低く、信頼性を確保することが困難である。
【０００３】
上記問題に対して、特許文献２，３には、Ｔｉよりも融点の高いＴａを用いたＴａ／Ａｌからなるオーミック電極を形成する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−３５９２５６号公報
【特許文献２】特開２００６−１６５２０７号公報
【特許文献３】特開２００７−２７３５４５号公報
【特許文献４】特許第４２６８０９９号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、上記Ｔｉ／Ａｌ、Ｔａ／Ａｌ電極の何れにも、Ｔｉ及びＴａが酸化され易いという問題がある。このため、シングルターゲットの成膜装置を用いて、Ｔｉ（Ｔａ）とＡｌとを個別に成膜すると、Ｔｉ（Ｔａ）が酸化して、抵抗が高くなるという問題があった。
【０００６】
そこで、上記Ｔｉ／Ａｌ、Ｔａ／Ａｌ電極は、いわゆるマルチターゲットの成膜装置を用いて、Ｔｉ（Ｔａ）とＡｌとを連続で成膜する必要がある。ところが、マルチターゲットの成膜装置では、斜め方向からターゲットをスパッタするので、ウェハが大口径の場合には、ウェアの面内での膜厚等の均一性が悪くなり、歩留まりが低くなる。
【０００７】
特許文献４には、ＴａＮ上にＭｏｘＧａ１−ｘを形成するオーミック電極が記載されている。しかし、このオーミック電極を形成する際には、７００℃以上の熱処理が必要であり、ＧａＮ系半導体に対する熱による影響が懸念される。
【０００８】
本発明は、プロセスの自由度を高めつつ、活性層とオーミックコンタクトをとるオーミック電極を形成できる半導体トランジスタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明は、ＧａＮ系の半導体からなる活性層上に、オーミック電極を形成する半導体トランジスタの製造方法であって、
前記活性層上に、タンタル窒化物からなる第１の層と、前記第１の層上に積層されたＡｌからなる第２の層とを形成する工程と、
前記第１及び第２の層を、５２０℃以上、６００℃以下の温度で熱処理することにより、前記活性層とオーミックコンタクトをとるオーミック電極を形成する工程とを備えることを特徴とする半導体トランジスタの製造方法を提供する。
【発明の効果】
【００１０】
本発明の半導体トランジスタの製造方法では、プロセスの自由度を高めつつ、活性層とオーミックコンタクトをとるオーミック電極を形成できる。
【図面の簡単な説明】
【００１１】
【図１】（ａ）及び（ｂ）は、本発明の実施形態に係るＧａＮ系半導体トランジスタの構成を示す断面図。
【図２】ＴａＮ／Ａｌのオーミック特性とＴａＮの膜厚との関係を示す図。
【図３】ＴａＮ／Ａｌのオーミック特性と熱処理での温度との関係を示す図。
【図４】（ａ）〜（ｃ）は、本発明の実施形態に係るＧａＮ系半導体トランジスタの製造工程を示す図。
【図５】（ａ）〜（ｃ）は、図４に続いて、ＧａＮ系半導体トランジスタの製造工程を示す図。
【図６】（ａ）及び（ｂ）は、他のオーミック電極の構成を示す断面図。
【発明を実施するための形態】
【００１２】
以下、図面を参照し、本発明の例示的な実施の形態について詳細に説明する。図１は、本発明の実施形態に係る半導体トランジスタの構成を示す断面図である。半導体トランジスタ１０は、ＧａＮ系半導体からなる活性層を有するＧａＮ系半導体ドランジスタである。半導体トランジスタ１０は、図１（ａ）に示すように、基板１上に形成されたバッファ層２と、バッファ層２上にIII族窒化物半導体を用いて形成されたｐ型の活性層（ｐ−ＧａＮ）３と、活性層３上に形成されたシリコン酸化膜からなるゲート絶縁膜６と、を有する。
【００１３】
さらに、半導体トランジスタ１０は、活性層３上に上記ゲート絶縁膜６を介して形成されたゲート電極７ｇと、ソース電極９ｓ及びドレイン電極９ｄとを有する。ソース電極９ｓ及びドレイン電極９ｄは、ゲート電極７ｇに対応して形成され、活性層３のｎ＋型ソース領域５ｓ及びｎ＋型ドレイン領域５ｄとそれぞれオーミックコンタクトをとるオーミック電極である。
【００１４】
ソース電極９ｓ及びドレイン電極９ｄは、図１（ｂ）に示すように、活性層３のｎ＋型ソース領域５ｓ及びｎ＋型ドレイン領域５ｄ上に形成された、タンタル窒化物（ＴａＮ）からなるＴａＮ層（第１の層）１１と、ＴａＮ層１１上に積層されたＡｌからなるＡｌ層（第２の層）１２とを有する。
【００１５】
本発明者らは、ＧａＮ系半導体トランジスタ１０が高温環境下で使用されることを考慮し、エレクトロマイグレーションの抑制や生産性の向上を図るために、オーミック電極の形成技術に関して鋭意研究を重ねた。その結果、第１の層１１の材料を、Ｔａを窒化したＴａＮとすることで、Ｔａの酸化を防止し、その上にＡｌ層１２を積層したＴａＮ／Ａｌ系電極を形成することに想到した。
【００１６】
また、本発明者らは、上記ＴａＮ／Ａｌ系電極のオーミック性が、熱処理（アニール）工程での温度に依存することを見出した。図２は、アニール時間を１ｍｉｎとし、横軸に示すアニールの温度と、縦軸に示す抵抗Ｒｃｈとの関係を示している。なお、図中には、アニールを１０ｍｉｎ、温度６００℃で行った場合のＴｉ／Ａｌ系電極の抵抗を参照として示している。ＴａＮ／Ａｌ系電極は、図２に示すように、アニールの温度が５２０℃以上で抵抗値１．０Ｅ−０４Ω・ｃｍ−２以下となり、オーミック性を有することが明らかになった。一方、アニールの温度の上限値は、Ａｌの融点を越えない温度６００℃以下とした。
【００１７】
さらに、本発明者らは、上記ＴａＮ／Ａｌ系電極のオーミック性が、ＴａＮの膜厚にも依存することを見出した。図３は、Ａｌ層１２の膜厚を３００ｎｍとした場合での、横軸に示すＴａＮの膜厚と、縦軸に示す接触抵抗との関係を示している。ＴａＮ／Ａｌ系電極は、図３に示すように、ＴａＮの膜厚が４０ｎｍ以下で、接触抵抗値が１．０Ｅ−０４Ω・ｃｍ−２以下となり、オーミック性を有することが明らかになった。ここでは、一例として、Ａｌ層１２の膜厚を３００ｎｍに限定したが、例えば、膜厚を２００ｎｍ程度にした場合であっても、ＴａＮの膜厚を４０ｎｍ以下にすることで、オーミック性を有することが予想される。
【００１８】
つまり、ソース電極９ｓ及びドレイン電極９ｄを、ＴａＮ／Ａｌ系電極とし、５２０〜６００℃の範囲で熱処理を行い、更に、ＴａＮ層１１の膜厚を例えば４０ｎｍ以下にすることで、活性層３とオーミックコンタクトをとることができる。
【００１９】
以下、半導体トランジスタ１０の製造方法について説明する。まず、図４（ａ）に示すように、有機金属気相成長（ＭＯＣＶＤ）法によりサファイア、ＳｉＣ、Ｓｉ、ＧａＮ等の基板１上に、ＡｌＮ又はＧａＮよりなる厚さ２０ｎｍ程度のバッファ層２と、厚さ１μｍ程度のｐ−ＧａＮ層３を順に成長する。ｐ型ドーパントとしては、例えばＭｇが用いられ、そのドーパント濃度は、例えば１×１０１６〜１×１０１７／ｃｍ３とする。なお、基板１上に成長されるＧａＮ等は、ＭＯＣＶＤ法に限られるものではなく、ハイドライド気相成長（ＨＶＰＥ）法、分子線エピタキシー（ＭＢＥ）法等の他の成長法を用いてもよい。
【００２０】
次に、図４（ｂ）に示すように、ｐ−ＧａＮ層３上にフォトレジスト４を塗布し、これを露光、現像してソース領域とドレイン領域に開口を形成した後に、その開口を通してｎ型ドーパント、例えばシリコンを注入してｎ＋型ソース領域５ｓ、ｎ＋型ドレイン領域５ｄを形成する。この場合、ｎ型ドーパント濃度を、例えば１×１０１８〜２×１０２０／ｃｍ３とする。
【００２１】
フォトレジスト４を溶剤により除去した後に、図４（ｃ）に示すように、例えば、プラズマフリーの触媒化学気相成長（Ｃａｔ−ＣＶＤ）法により、シリコン酸化膜（ＳｉＯ２膜）６を５０ｎｍ〜１００ｎｍ程度の厚さに形成する。
【００２２】
次に、図５（ａ）に示すように、シリコン酸化膜６上に導電膜７を形成する。導電膜７としてはポリシリコンが一般に用いられるが、これに限られず、Ｎｉ／ＡｌやＷＳｉ等の金属膜であってもよい。ポリシリコンの場合には、Ａｓ，Ｐ（リン）、Ｂ（硼素）等がドープされてＣＶＤ法により成長され、金属膜の場合にはスパッタ等により形成される。
【００２３】
さらに、導電膜７上にフォトレジスト８を塗布し、これを露光、現像してゲート領域に残すと共に、ソース領域５ｓ、ドレイン領域５ｄの上から除去する。
【００２４】
そして、図５（ｂ）に示すように、パターニングされたフォトレジスト８をマスクにして導電膜７、シリコン酸化膜６をエッチングし、ゲート領域に残された導電膜７をゲート電極７ｇとする。ゲート電極７ｇの下のシリコン酸化膜６は、ゲート絶縁膜として機能する。
【００２５】
続いて、図５（ｃ）に示すように、フォトレジスト８を除去した後に、対向ターゲット式スパッタ（対向スパッタ）法により、図１（ｂ）に示すように、ソース領域５ｓ及びドレイン領域５ｄ上に、ソース電極９ｓ及びドレイン電極９ｄの第１の層となるＴａＮ層１１を形成する。次に、真空蒸着により、ＴａＮ層１１上にソース電極９ｓ及びドレイン電極９ｄの第２の層となるＡｌ層１２を形成する。ここでは、Ａｌ層１２の膜厚を３００ｎｍ程度とし、ＴａＮ層１１の膜厚を４０ｎｍ以下とした。続いて、５２０〜６００℃の範囲で熱処理を行った。これにより、ソース電極９ｓ及びドレイン電極９ｄは、ドレイン領域５ｄ及びソース領域５ｓを構成するｎ＋ＧａＮ層に対してオーミックコンタクトをとることができる。以上の工程を経ることで、図１（ａ）に示す半導体トランジスタ１０を製造できる。
【００２６】
本実施形態の半導体トランジスタ１０の製造方法では、ソース電極９ｓ及びドレイン電極９ｄの第１の層１１をタンタル窒化物で形成しているので、酸化され難い。このため、第１の層１１と第２の層１２とを連続して成膜する必要がなく、第１及び第２の層１１，１２をシングルターゲットの成膜装置で成膜できる。なお、マルチターゲットの成膜装置は、斜めよりスパッタを行うために、シングルターゲットの成膜装置よりも膜質が劣る傾向にあり、特に、径の大きなウェハを用いた場合には、歩留まりが低下するとの問題があった。
【００２７】
従って、本実施形態の半導体トランジスタ１０の製造方法では、シングルターゲットの成膜装置で第１及び第２の層１１，１２を個別に成膜できるので、プロセスの自由度が高くなり、生産性を向上できる。また、５２０〜６００℃の範囲で熱処理を行うこと、第１の層１１の膜厚を４０ｎｍ以下にすることで、ソース電極９ｓ及びドレイン電極９ｄを、ソース領域５ｓ及びドレイン領域５ｄとそれぞれオーミックコンタクトをとるオーミック電極とすることができる。さらに、第１の層１１がタンタル窒化物であるから、高温環境下であっても、エレクトロマイグレーションを抑制できる。
【００２８】
図６は、他のソース電極９ｓ及びドレイン電極９ｄの構成を示す断面図である。図６（ａ）では、第２の層１２上にＷからなる第３の層１３を形成している。ここで、第３の層１３は、Ｗに限らず、Ｎｉ，Ｐｄ，Ｍｏ，Ｔａ，Ｔｉ，ＴａＮ，ＴｉＮの何れか１つの材料から形成してもよい。図６（ａ）に示すソース電極９ｓ及びドレイン電極９ｄでは、第３の層１３を形成することで、金属自体の抵抗を小さくし、半導体トランジスタ１０の抵抗を下げることができる。
【００２９】
図６（ｂ）では、第３の層１３上にＡｕからなる第４の層１４を形成している。図６（ｂ）に示すソース電極９ｓ及びドレイン電極９ｄでは、第３の層１３上にＡｕを形成することで、Ａｕの拡散を防止でき、更に表面がＡｕであるから、例えばボンディング等を行う際に好適となる。
【００３０】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明の半導体トランジスタの製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
【符号の説明】
【００３１】
１：基板
２：バッファ層
３：活性層
４，８：フォトレジスト
５ｓ：ソース領域
５ｄ：ドレイン領域
６：シリコン酸化膜
７：導電膜
７ｇ：ゲート電極
９ｓ：ソース電極
９ｄ：ドレイン電極
１０：半導体トランジスタ
１１：ＴａＮ層（第１の層）
１２：Ａｌ層（第２の層）
１３：Ｗ（第３の層）
１４：Ａｕ（第４の層）
【技術分野】
【０００１】
本発明は、半導体トランジスタの製造方法に関し、更に詳しくは、ＧａＮ系半導体からなる活性層とオーミックコンタクトをとるオーミック電極を形成する半導体トランジスタの製造方法に関する。
【背景技術】
【０００２】
窒化ガリウム系半導体トランジスタ（以下、ＧａＮ系半導体トランジスタ）としては、ＧａＮ系半導体からなる活性層上に、Ｔｉ／Ａｌからなるオーミック電極を有するものが知られている（例えば、特許文献１）。しかし、このＧａＮ系半導体トランジスタは、高温環境下で使用されると、Ｔｉの融点が低いために、Ｔｉ上に積層されているＡｌが拡散するエレクトロマイグレーションが発生するという問題があった。つまり、Ｔｉ／Ａｌからなるオーミック電極では、電極としての耐性が低く、信頼性を確保することが困難である。
【０００３】
上記問題に対して、特許文献２，３には、Ｔｉよりも融点の高いＴａを用いたＴａ／Ａｌからなるオーミック電極を形成する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−３５９２５６号公報
【特許文献２】特開２００６−１６５２０７号公報
【特許文献３】特開２００７−２７３５４５号公報
【特許文献４】特許第４２６８０９９号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、上記Ｔｉ／Ａｌ、Ｔａ／Ａｌ電極の何れにも、Ｔｉ及びＴａが酸化され易いという問題がある。このため、シングルターゲットの成膜装置を用いて、Ｔｉ（Ｔａ）とＡｌとを個別に成膜すると、Ｔｉ（Ｔａ）が酸化して、抵抗が高くなるという問題があった。
【０００６】
そこで、上記Ｔｉ／Ａｌ、Ｔａ／Ａｌ電極は、いわゆるマルチターゲットの成膜装置を用いて、Ｔｉ（Ｔａ）とＡｌとを連続で成膜する必要がある。ところが、マルチターゲットの成膜装置では、斜め方向からターゲットをスパッタするので、ウェハが大口径の場合には、ウェアの面内での膜厚等の均一性が悪くなり、歩留まりが低くなる。
【０００７】
特許文献４には、ＴａＮ上にＭｏｘＧａ１−ｘを形成するオーミック電極が記載されている。しかし、このオーミック電極を形成する際には、７００℃以上の熱処理が必要であり、ＧａＮ系半導体に対する熱による影響が懸念される。
【０００８】
本発明は、プロセスの自由度を高めつつ、活性層とオーミックコンタクトをとるオーミック電極を形成できる半導体トランジスタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明は、ＧａＮ系の半導体からなる活性層上に、オーミック電極を形成する半導体トランジスタの製造方法であって、
前記活性層上に、タンタル窒化物からなる第１の層と、前記第１の層上に積層されたＡｌからなる第２の層とを形成する工程と、
前記第１及び第２の層を、５２０℃以上、６００℃以下の温度で熱処理することにより、前記活性層とオーミックコンタクトをとるオーミック電極を形成する工程とを備えることを特徴とする半導体トランジスタの製造方法を提供する。
【発明の効果】
【００１０】
本発明の半導体トランジスタの製造方法では、プロセスの自由度を高めつつ、活性層とオーミックコンタクトをとるオーミック電極を形成できる。
【図面の簡単な説明】
【００１１】
【図１】（ａ）及び（ｂ）は、本発明の実施形態に係るＧａＮ系半導体トランジスタの構成を示す断面図。
【図２】ＴａＮ／Ａｌのオーミック特性とＴａＮの膜厚との関係を示す図。
【図３】ＴａＮ／Ａｌのオーミック特性と熱処理での温度との関係を示す図。
【図４】（ａ）〜（ｃ）は、本発明の実施形態に係るＧａＮ系半導体トランジスタの製造工程を示す図。
【図５】（ａ）〜（ｃ）は、図４に続いて、ＧａＮ系半導体トランジスタの製造工程を示す図。
【図６】（ａ）及び（ｂ）は、他のオーミック電極の構成を示す断面図。
【発明を実施するための形態】
【００１２】
以下、図面を参照し、本発明の例示的な実施の形態について詳細に説明する。図１は、本発明の実施形態に係る半導体トランジスタの構成を示す断面図である。半導体トランジスタ１０は、ＧａＮ系半導体からなる活性層を有するＧａＮ系半導体ドランジスタである。半導体トランジスタ１０は、図１（ａ）に示すように、基板１上に形成されたバッファ層２と、バッファ層２上にIII族窒化物半導体を用いて形成されたｐ型の活性層（ｐ−ＧａＮ）３と、活性層３上に形成されたシリコン酸化膜からなるゲート絶縁膜６と、を有する。
【００１３】
さらに、半導体トランジスタ１０は、活性層３上に上記ゲート絶縁膜６を介して形成されたゲート電極７ｇと、ソース電極９ｓ及びドレイン電極９ｄとを有する。ソース電極９ｓ及びドレイン電極９ｄは、ゲート電極７ｇに対応して形成され、活性層３のｎ＋型ソース領域５ｓ及びｎ＋型ドレイン領域５ｄとそれぞれオーミックコンタクトをとるオーミック電極である。
【００１４】
ソース電極９ｓ及びドレイン電極９ｄは、図１（ｂ）に示すように、活性層３のｎ＋型ソース領域５ｓ及びｎ＋型ドレイン領域５ｄ上に形成された、タンタル窒化物（ＴａＮ）からなるＴａＮ層（第１の層）１１と、ＴａＮ層１１上に積層されたＡｌからなるＡｌ層（第２の層）１２とを有する。
【００１５】
本発明者らは、ＧａＮ系半導体トランジスタ１０が高温環境下で使用されることを考慮し、エレクトロマイグレーションの抑制や生産性の向上を図るために、オーミック電極の形成技術に関して鋭意研究を重ねた。その結果、第１の層１１の材料を、Ｔａを窒化したＴａＮとすることで、Ｔａの酸化を防止し、その上にＡｌ層１２を積層したＴａＮ／Ａｌ系電極を形成することに想到した。
【００１６】
また、本発明者らは、上記ＴａＮ／Ａｌ系電極のオーミック性が、熱処理（アニール）工程での温度に依存することを見出した。図２は、アニール時間を１ｍｉｎとし、横軸に示すアニールの温度と、縦軸に示す抵抗Ｒｃｈとの関係を示している。なお、図中には、アニールを１０ｍｉｎ、温度６００℃で行った場合のＴｉ／Ａｌ系電極の抵抗を参照として示している。ＴａＮ／Ａｌ系電極は、図２に示すように、アニールの温度が５２０℃以上で抵抗値１．０Ｅ−０４Ω・ｃｍ−２以下となり、オーミック性を有することが明らかになった。一方、アニールの温度の上限値は、Ａｌの融点を越えない温度６００℃以下とした。
【００１７】
さらに、本発明者らは、上記ＴａＮ／Ａｌ系電極のオーミック性が、ＴａＮの膜厚にも依存することを見出した。図３は、Ａｌ層１２の膜厚を３００ｎｍとした場合での、横軸に示すＴａＮの膜厚と、縦軸に示す接触抵抗との関係を示している。ＴａＮ／Ａｌ系電極は、図３に示すように、ＴａＮの膜厚が４０ｎｍ以下で、接触抵抗値が１．０Ｅ−０４Ω・ｃｍ−２以下となり、オーミック性を有することが明らかになった。ここでは、一例として、Ａｌ層１２の膜厚を３００ｎｍに限定したが、例えば、膜厚を２００ｎｍ程度にした場合であっても、ＴａＮの膜厚を４０ｎｍ以下にすることで、オーミック性を有することが予想される。
【００１８】
つまり、ソース電極９ｓ及びドレイン電極９ｄを、ＴａＮ／Ａｌ系電極とし、５２０〜６００℃の範囲で熱処理を行い、更に、ＴａＮ層１１の膜厚を例えば４０ｎｍ以下にすることで、活性層３とオーミックコンタクトをとることができる。
【００１９】
以下、半導体トランジスタ１０の製造方法について説明する。まず、図４（ａ）に示すように、有機金属気相成長（ＭＯＣＶＤ）法によりサファイア、ＳｉＣ、Ｓｉ、ＧａＮ等の基板１上に、ＡｌＮ又はＧａＮよりなる厚さ２０ｎｍ程度のバッファ層２と、厚さ１μｍ程度のｐ−ＧａＮ層３を順に成長する。ｐ型ドーパントとしては、例えばＭｇが用いられ、そのドーパント濃度は、例えば１×１０１６〜１×１０１７／ｃｍ３とする。なお、基板１上に成長されるＧａＮ等は、ＭＯＣＶＤ法に限られるものではなく、ハイドライド気相成長（ＨＶＰＥ）法、分子線エピタキシー（ＭＢＥ）法等の他の成長法を用いてもよい。
【００２０】
次に、図４（ｂ）に示すように、ｐ−ＧａＮ層３上にフォトレジスト４を塗布し、これを露光、現像してソース領域とドレイン領域に開口を形成した後に、その開口を通してｎ型ドーパント、例えばシリコンを注入してｎ＋型ソース領域５ｓ、ｎ＋型ドレイン領域５ｄを形成する。この場合、ｎ型ドーパント濃度を、例えば１×１０１８〜２×１０２０／ｃｍ３とする。
【００２１】
フォトレジスト４を溶剤により除去した後に、図４（ｃ）に示すように、例えば、プラズマフリーの触媒化学気相成長（Ｃａｔ−ＣＶＤ）法により、シリコン酸化膜（ＳｉＯ２膜）６を５０ｎｍ〜１００ｎｍ程度の厚さに形成する。
【００２２】
次に、図５（ａ）に示すように、シリコン酸化膜６上に導電膜７を形成する。導電膜７としてはポリシリコンが一般に用いられるが、これに限られず、Ｎｉ／ＡｌやＷＳｉ等の金属膜であってもよい。ポリシリコンの場合には、Ａｓ，Ｐ（リン）、Ｂ（硼素）等がドープされてＣＶＤ法により成長され、金属膜の場合にはスパッタ等により形成される。
【００２３】
さらに、導電膜７上にフォトレジスト８を塗布し、これを露光、現像してゲート領域に残すと共に、ソース領域５ｓ、ドレイン領域５ｄの上から除去する。
【００２４】
そして、図５（ｂ）に示すように、パターニングされたフォトレジスト８をマスクにして導電膜７、シリコン酸化膜６をエッチングし、ゲート領域に残された導電膜７をゲート電極７ｇとする。ゲート電極７ｇの下のシリコン酸化膜６は、ゲート絶縁膜として機能する。
【００２５】
続いて、図５（ｃ）に示すように、フォトレジスト８を除去した後に、対向ターゲット式スパッタ（対向スパッタ）法により、図１（ｂ）に示すように、ソース領域５ｓ及びドレイン領域５ｄ上に、ソース電極９ｓ及びドレイン電極９ｄの第１の層となるＴａＮ層１１を形成する。次に、真空蒸着により、ＴａＮ層１１上にソース電極９ｓ及びドレイン電極９ｄの第２の層となるＡｌ層１２を形成する。ここでは、Ａｌ層１２の膜厚を３００ｎｍ程度とし、ＴａＮ層１１の膜厚を４０ｎｍ以下とした。続いて、５２０〜６００℃の範囲で熱処理を行った。これにより、ソース電極９ｓ及びドレイン電極９ｄは、ドレイン領域５ｄ及びソース領域５ｓを構成するｎ＋ＧａＮ層に対してオーミックコンタクトをとることができる。以上の工程を経ることで、図１（ａ）に示す半導体トランジスタ１０を製造できる。
【００２６】
本実施形態の半導体トランジスタ１０の製造方法では、ソース電極９ｓ及びドレイン電極９ｄの第１の層１１をタンタル窒化物で形成しているので、酸化され難い。このため、第１の層１１と第２の層１２とを連続して成膜する必要がなく、第１及び第２の層１１，１２をシングルターゲットの成膜装置で成膜できる。なお、マルチターゲットの成膜装置は、斜めよりスパッタを行うために、シングルターゲットの成膜装置よりも膜質が劣る傾向にあり、特に、径の大きなウェハを用いた場合には、歩留まりが低下するとの問題があった。
【００２７】
従って、本実施形態の半導体トランジスタ１０の製造方法では、シングルターゲットの成膜装置で第１及び第２の層１１，１２を個別に成膜できるので、プロセスの自由度が高くなり、生産性を向上できる。また、５２０〜６００℃の範囲で熱処理を行うこと、第１の層１１の膜厚を４０ｎｍ以下にすることで、ソース電極９ｓ及びドレイン電極９ｄを、ソース領域５ｓ及びドレイン領域５ｄとそれぞれオーミックコンタクトをとるオーミック電極とすることができる。さらに、第１の層１１がタンタル窒化物であるから、高温環境下であっても、エレクトロマイグレーションを抑制できる。
【００２８】
図６は、他のソース電極９ｓ及びドレイン電極９ｄの構成を示す断面図である。図６（ａ）では、第２の層１２上にＷからなる第３の層１３を形成している。ここで、第３の層１３は、Ｗに限らず、Ｎｉ，Ｐｄ，Ｍｏ，Ｔａ，Ｔｉ，ＴａＮ，ＴｉＮの何れか１つの材料から形成してもよい。図６（ａ）に示すソース電極９ｓ及びドレイン電極９ｄでは、第３の層１３を形成することで、金属自体の抵抗を小さくし、半導体トランジスタ１０の抵抗を下げることができる。
【００２９】
図６（ｂ）では、第３の層１３上にＡｕからなる第４の層１４を形成している。図６（ｂ）に示すソース電極９ｓ及びドレイン電極９ｄでは、第３の層１３上にＡｕを形成することで、Ａｕの拡散を防止でき、更に表面がＡｕであるから、例えばボンディング等を行う際に好適となる。
【００３０】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明の半導体トランジスタの製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
【符号の説明】
【００３１】
１：基板
２：バッファ層
３：活性層
４，８：フォトレジスト
５ｓ：ソース領域
５ｄ：ドレイン領域
６：シリコン酸化膜
７：導電膜
７ｇ：ゲート電極
９ｓ：ソース電極
９ｄ：ドレイン電極
１０：半導体トランジスタ
１１：ＴａＮ層（第１の層）
１２：Ａｌ層（第２の層）
１３：Ｗ（第３の層）
１４：Ａｕ（第４の層）
【特許請求の範囲】
【請求項１】
ＧａＮ系の半導体からなる活性層上に、オーミック電極を形成する半導体トランジスタの製造方法であって、
前記活性層上に、タンタル窒化物からなる第１の層と、前記第１の層上に積層されたＡｌからなる第２の層とを形成する工程と、
前記第１及び第２の層を、５２０℃以上、６００℃以下の温度で熱処理することにより、前記活性層とオーミックコンタクトをとるオーミック電極を形成する工程とを備えることを特徴とする半導体トランジスタの製造方法。
【請求項２】
前記第１の層の膜厚は、４０ｎｍ以下である、請求項１に記載の半導体トランジスタの製造方法。
【請求項３】
前記オーミック電極上に、Ｗ，Ｎｉ，Ｐｄ，Ｍｏ，Ｔａ，Ｔｉ，ＴａＮ，ＴｉＮの何れか１つの材料からなる第３の層を形成する工程を更に備える、請求項１又は２に記載の半導体トランジスタの製造方法。
【請求項４】
前記第３の層上に、Ａｕからなる第４の層を形成する工程を更に備える、請求項３に記載の半導体トランジスタの製造方法。
【請求項１】
ＧａＮ系の半導体からなる活性層上に、オーミック電極を形成する半導体トランジスタの製造方法であって、
前記活性層上に、タンタル窒化物からなる第１の層と、前記第１の層上に積層されたＡｌからなる第２の層とを形成する工程と、
前記第１及び第２の層を、５２０℃以上、６００℃以下の温度で熱処理することにより、前記活性層とオーミックコンタクトをとるオーミック電極を形成する工程とを備えることを特徴とする半導体トランジスタの製造方法。
【請求項２】
前記第１の層の膜厚は、４０ｎｍ以下である、請求項１に記載の半導体トランジスタの製造方法。
【請求項３】
前記オーミック電極上に、Ｗ，Ｎｉ，Ｐｄ，Ｍｏ，Ｔａ，Ｔｉ，ＴａＮ，ＴｉＮの何れか１つの材料からなる第３の層を形成する工程を更に備える、請求項１又は２に記載の半導体トランジスタの製造方法。
【請求項４】
前記第３の層上に、Ａｕからなる第４の層を形成する工程を更に備える、請求項３に記載の半導体トランジスタの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１１−１８１７５３（Ｐ２０１１−１８１７５３Ａ）
【公開日】平成２３年９月１５日（２０１１．９．１５）
【国際特許分類】
【出願番号】特願２０１０−４５５４８（Ｐ２０１０−４５５４８）
【出願日】平成２２年３月２日（２０１０．３．２）
【出願人】（５１００３５８４２）次世代パワーデバイス技術研究組合 (46)
【出願人】（５０４１５７０２４）国立大学法人東北大学 (2,297)
【Ｆターム（参考）】
【公開日】平成２３年９月１５日（２０１１．９．１５）
【国際特許分類】
【出願日】平成２２年３月２日（２０１０．３．２）
【出願人】（５１００３５８４２）次世代パワーデバイス技術研究組合 (46)
【出願人】（５０４１５７０２４）国立大学法人東北大学 (2,297)
【Ｆターム（参考）】
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