【課題】大気雰囲気下であっても酸化されにくく、機能的にも劣化しにくい電荷注入層を備えた有機薄膜トランジスタを提供する。
【解決手段】ゲート電極２０Ａと、第１のソース／ドレイン電極６０Ａと、第２のソース／ドレイン電極６０Ｂと、前記第１および第２のソース／ドレイン電極と前記ゲート電極との間に設けられる有機半導体層４０と、前記第１および第２のソース／ドレイン電極と前記有機半導体層の間において、前記第１および第２のソース／ドレイン電極に接して配置される電荷注入層５０とを備える有機薄膜トランジスタ１０において、前記電荷注入層は、電荷注入特性を有するイオン性ポリマーを含有する、有機薄膜トランジスタ。 （もっと読む）

【課題】ゲート誘電体の上に複数のシリサイド金属ゲートが作製される相補型金属酸化物半導体集積化プロセスを提供する。
【解決手段】形成されるシリサイド金属ゲート相の変化を生じさせるポリＳｉゲートスタック高さの変化という欠点のないＣＭＯＳシリサイド金属ゲート集積化手法が提供される。集積化手法は、プロセスの複雑さ最小限に保ち、それによって、ＣＭＯＳトランジスタの製造コストを増加させない。 （もっと読む）

【課題】基板に形成される第１の膜と第２の膜との重なり量を精度良く算出する。
【解決手段】半導体装置の製造方法は、基板の第１の領域及び第２の領域に第１の膜を形成する工程と、第２の領域の第１の膜の幅を測定する工程と、基板の第２の領域及び第３の領域に第２の膜を形成する工程と、第２の領域の第２の膜の幅及び第２の領域の第１の膜と第２の膜との距離を測定する工程と、第２の領域における第１の膜の幅の測定値、第２の膜の幅の測定値、第１の膜と第２の膜との距離の測定値及び第１の膜と第２の膜とに関する設計値に基づいて、第１の領域における第１の膜と第３の領域における第２の膜との重なり量を算出する工程と、を備える。 （もっと読む）

【課題】トランジスタの耐圧を向上し得る半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上にゲート絶縁膜１６を介して形成されたゲート電極１８ｃと、ゲート電極の一方の側の半導体基板に形成された第１導電型のドレイン領域５４ａと、ゲート電極の他方の側の半導体基板に形成された第１導電型のソース領域５４ｂと、ドレイン領域からゲート電極の直下に達する第１導電型の第１の不純物領域５６と、ソース領域と第１の不純物領域との間に形成された、第１導電型と反対の第２導電型の第２の不純物領域５８とを有し、ゲート電極は、第１導電型の第１の部分４８ａと、第１の部分の一方の側に位置する第２導電型の第２の部分４８ｂとを含み、ゲート電極の第２の部分内に、下端がゲート絶縁膜に接する絶縁層２４が埋め込まれている。 （もっと読む）

【課題】イオン注入で所定の元素をゲート電極に導入して、異なる仕事関数を有するゲート電極のＭＯＳトランジスタを形成する際に、製造工程の増加を抑制して低コストの半導体装置を提供する。
【解決手段】半導体装置の製造方法では、導電膜上５ａ，５ｂにおいて、第１の領域１ａから第２の領域１ｂまでを覆う第１のマスク６ｂ、第２の領域の上方にスペース部７ｂ、及び第２の領域１ｂから第３の領域１ｃまでを覆う第２のマスク６ｃを有するマスクパターンを設ける。スペース部内、並びに第１及び第２のマスクの第1の側面にサイドウォール膜７ａを設ける。第１の側面に接するサイドウォール膜の下に位置する導電膜の領域内に不純物を注入する。サイドウォール膜をマスクに用いて異方性エッチングを行うことによりゲート絶縁膜及びゲート電極を形成してＭＯＳトランジスタ。 （もっと読む）

【課題】高誘電率ゲート絶縁膜とメタルゲート電極を有するＣＭＩＳＦＥＴを備えた半導体装置において、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのしきい値電圧の上昇を防ぐことができる技術を提供する。
【解決手段】ＣＭＩＳＦＥＴのしきい値を調整する目的で、高誘電率ゲート絶縁膜であるＨｆ含有絶縁膜５に希土類元素またはアルミニウムを導入する際に、酸素をほとんど含まないランタン膜からなるしきい値調整層８ｂおよび酸素をほとんど含まないアルミニウム膜からなるしきい値調整層８ａをｎＭＩＳ形成領域１ＢおよびｐＭＩＳ形成領域１ＡのＨｆ含有絶縁膜５上にそれぞれ形成する。これにより、しきい値調整層８ａおよびしきい値調整層８ｂからＨｆ含有絶縁膜５および半導体基板１の主面に酸素が拡散することを防ぐ。 （もっと読む）

【課題】 酸化物電極との良好な接続を行うことや、絶縁膜等との界面で生じる相互拡散を抑制することができ、かつ製造工程の低コスト化を図ることができる配線構造体、それを用いた半導体素子、配線基板、表示用パネル及び表示装置を提供する。
【解決手段】 アルミニウム層、銅層及び銅合金層からなる群より選択される少なくとも１つの層と、アルミニウム合金層とを含む２層以上の積層体であり、該アルミニウム合金層が表層に配置されている配線構造体である。これにより、液晶表示装置等において、酸化物電極と配線との接続部で酸化膜が形成されず、良好な接続を行うことができる。 （もっと読む）

【課題】信頼性の高い半導体装置を高い製造歩留まりで提供し得る半導体装置及びその製造方法を提供する。
【解決手段】第１応力膜３８上に第１ストッパ膜３９及び第２ストッパ膜４０を形成する工程と、第１領域２を覆う第１マスク６０をマスクとし、第１ストッパ膜をストッパとして、第２領域４内の第２ストッパ膜をエッチングするとともに、第１領域のうちの第２領域に近接する部分の第２ストッパ膜をサイドエッチングする工程と、第２ストッパ膜とエッチング特性が異なる第２応力膜４２を形成する工程と、第２領域を覆い、第１領域側の端面が第２ストッパ膜上に位置する第２マスクとし、第２ストッパ膜をストッパとして、第２応力膜の一部が第１応力膜の一部及び第２ストッパ膜の一部と重なり合うように第２応力膜をエッチングする工程と、第１領域と第２領域との境界部におけるゲート配線２０に達するコンタクトホールを形成する工程とを有している。 （もっと読む）

【課題】ストレッサ膜を有する半導体装置及びその製造方法に関し、ストレッサ膜からの応力を効率よくチャネル領域に印加してＭＩＳＦＥＴの電流駆動能力を向上しうる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板に、素子領域を画定する素子分離絶縁膜を形成し、素子領域上に、ゲート絶縁膜を介してゲート電極を形成し、ゲート電極の両側の半導体基板内にソース／ドレイン領域を形成し、ゲート電極及びソース／ドレイン領域が形成された半導体基板上に第１の絶縁膜を形成し、素子分離絶縁膜の端部に生じた窪み内に第１の絶縁膜が残存するように第１の絶縁膜をエッチバックし、半導体基板上に、半導体基板の表面に平行な方向に応力を印加する第２の絶縁膜を形成する。 （もっと読む）

【課題】ＣＭＯＳ回路の閾値を簡易なプロセスで効率よく制御して、信頼性の高い半導体装置を作製する。
【解決手段】下地ゲート絶縁膜を形成し、下地ゲート絶縁膜上に選択的にマスク膜を形成し、下地ゲート絶縁膜、及び、マスク膜上に第１の金属元素を含む第１のキャップ膜を形成し、ｎＭＯＳトランジスタ領域の下地ゲート絶縁膜に第１の金属元素を拡散させ、マスク膜、及び、第１のキャップ膜を選択的に除去し、第１の金属元素が拡散したｎＭＯＳトランジスタ領域の下地ゲート絶縁膜、及び、ｐＭＯＳトランジスタ領域の下地ゲート絶縁膜上に第２の金属元素を含む第２のキャップ膜を形成し、下地ゲート絶縁膜に第２の金属元素を拡散させる。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】素子分離領域１３は、溝１１に埋め込まれた酸化シリコン膜からなり、上部が半導体基板１から突出しており、半導体基板１から突出している部分の素子分離領域１３の側壁上に、窒化シリコンまたは酸窒化シリコンからなる側壁絶縁膜ＳＷ１が形成されている。ＭＩＳＦＥＴのゲート絶縁膜は、ハフニウムと酸素と低しきい値化用の元素とを主成分として含有するＨｆ含有絶縁膜５からなり、メタルゲート電極であるゲート電極ＧＥは、活性領域１４、側壁絶縁膜ＳＷ１および素子分離領域１３上に延在している。低しきい値化用の元素は、ｎチャネル型ＭＩＳＦＥＴの場合は希土類またはＭｇであり、ｐチャネル型ＭＩＳＦＥＴの場合は、Ａｌ、ＴｉまたはＴａである。 （もっと読む）

【課題】導電部の欠損を防止すること。
【解決手段】Ａｌ含有膜２からなるゲートラインＬｇやコンタクト部４２などの導電部を形成する際に、下層保護導電膜／Ａｌ含有膜／上層保護導電膜の導体膜を成膜した後、その導体膜に改質処理として酸化処理を施して、上層保護導電膜３で覆われずにピンホールＰから露出してしまったＡｌ含有膜２部分に酸化保護領域４を形成することによって、Ａｌ含有膜２がレジストの剥離液などに晒されて消失してしまうことを防ぎ、導電部の欠損を防止した。 （もっと読む）

【課題】High-kゲート絶縁膜を用いたＭＯＳＦＥＴにおいて、信頼性劣化、チャネル移動度低下及びＥＯＴの増加を抑制する方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板１０１上に、シリコン酸化物を含む第１絶縁層１０４を形成する工程（ａ）と、第１絶縁層１０４上に第１金属層１０５を形成する工程（ｂ）と、第１金属層１０５上にゲート電極１０８を形成する工程（ｃ）とを備える。第１絶縁層１０４及び第１金属層１０５からゲート絶縁膜を形成する。 （もっと読む）

【課題】ゲート絶縁膜にＨＫ絶縁膜を用いたＭＩＳ構造の半導体装置において、ＨＫ絶縁膜端部近傍における酸素過剰領域の発生に起因するトランジスタ特性の劣化を防止する。
【解決手段】半導体基板１００上にゲート絶縁膜１０８ａ、１０８ｂを介してゲート電極１０９ａ、１０９ｂが形成されている。ゲート電極１０９ａ、１０９ｂの側面上に導電性酸化物からなるサイドウォールスペーサ１１１ａ、１１１ｂが形成されている。 （もっと読む）

【課題】プロセス負荷を軽減するとともに、ＥＯＴを十分に低減するための絶縁膜の薄膜化と、バンドエッジ近傍の仕事関数を有するゲート構造とを実現した半導体装置を提供する。
【解決手段】基板１０１の異なる領域に形成されたｐ型トランジスタ１００ａ及びｎ型トランジスタ１００ｂを備える半導体装置１００であって、ｐ型トランジスタ１００ａは、基板１０１上方に形成された、第１高誘電率材料からなる第１高誘電率膜１０６ａと、第１高誘電率膜１０６ａ上方に形成された、全体が金属によりシリサイド化された第１フルシリサイド電極１０７ａとを備え、ｎ型トランジスタ１００ｂは、基板１０１上方に形成された、第２高誘電率材料が添加された第１高誘電率材料からなる第２高誘電率膜１０６ｂと、第２高誘電率膜１０６ｂ上方に形成された、全体が金属によりシリサイド化された第２フルシリサイド電極１０７ｂとを備える。 （もっと読む）

【課題】半導体素子の微細化に伴うゲート電極サイズの微細化においても、ゲート電極とチャネル形成領域間のリーク電流が抑制された半導体素子を提供することを課題の一とする。また、小型かつ高性能な半導体装置を提供することを課題の一とする
【解決手段】チャネル形成領域として機能する半導体層上に、ゲート絶縁膜として比誘電率が１０以上の酸化ガリウムを含む絶縁膜を形成し、前記酸化ガリウム上にゲート電極が形成された構造を有する半導体素子を作製することにより、課題の一を解決する。また、前記半導体素子を用いて半導体装置を作製することにより、課題の一を解決する。 （もっと読む）

【課題】良好な特性を有しながら、半導体製造工程における半導体製造装置と半導体装置とへの金属汚染を抑制するような構造を有する半導体装置、および、その製造方法を提供する。
【解決手段】本発明の半導体装置は、ｎＭＯＳ ＳＧＴ２２０であり、第１の平面状シリコン層上２３４に垂直に配置された第１の柱状シリコン層２３２表面に並んで配置された、第１のｎ^＋型シリコン層１１３と、金属を含む第１のゲート電極２３６と、第２のｎ^＋型シリコン層１５７とから構成される。そして、第１の絶縁膜１２９が、第１のゲート電極２３６と第１の平面状シリコン層２３４との間に、第２の絶縁膜１６２が第１のゲート電極２３６の上面に配置されている。また、金属を含む第１のゲート電極２３６が、第１のｎ^＋型シリコン層１１３、第２のｎ^＋型シリコン層１５７、第１の絶縁膜１２９、および、第２の絶縁膜１６２に囲まれている。 （もっと読む）

【課題】ＣＭＯＳ回路を構成するｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴの両者において、キャリア移動度を高めて高い性能を実現する半導体装置を提供する。
【解決手段】半導体基板の第１領域及び第２領域において第１ゲート絶縁膜及び第１ゲート電極（１６，１７）を形成し、第１ゲート電極の両側部における半導体基板中にソースドレイン領域を形成し、ソースドレイン領域の導電性不純物を活性化し、第１ゲート電極を被覆して全面に半導体基板に応力を印加するストレスライナー膜（２７，２８）を形成し、少なくとも第１領域に形成された部分のストレスライナー膜は残しながら第２領域における第１ゲート電極の上部部分のストレスライナー膜を除去し、第２領域における第１ゲート電極の上部を露出させて第１ゲート電極を全て除去して第２ゲート電極形成用溝Ｔを形成し、第２ゲート電極形成用溝内に第２ゲート電極（３１，３２）を形成する。 （もっと読む）

【課題】半導体装置においてショートを生じることを防ぐことができる、半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板と、半導体基板に所定の間隔で設けられた一対の不純物拡散領域と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側面及び前記ゲート絶縁膜の両側面を覆う、絶縁性の一対のサイドウォールスペーサーと、ゲート電極の上面に形成されたシリサイド金属膜と、を備える。サイドウォールスペーサーは、上下に積み重ねられた下部サイドウォールスペーサーと上部サイドウォールスペーサーとを有する。 （もっと読む）

【課題】静電気による薄膜トランジスタの閾値電圧変動や絶縁破壊短絡を抑制できる薄膜トランジスタ回路基板の製造方法及び薄膜トランジスタ回路基板を提供する。
【解決手段】薄膜トランジスタと、静電気誘導素子と、を基板上に有する薄膜トランジスタ回路基板の製造方法であって、基板に設けられた半導体層の上に、薄膜トランジスタの半導体層のパターンを形成する第１のフォトリソ工程と、静電気誘導素子の半導体層のパターンを形成する第２のフォトリソ工程と、基板に設けられた半導体層をエッチングする工程と、を実施することにより薄膜トランジスタの半導体層及び静電気誘導素子の半導体層を形成し、第１のフォトリソ工程におけるフォトレジストの硬化温度は、第２のフォトリソ工程におけるフォトレジストの硬化温度よりも高いことを特徴とする薄膜トランジスタ回路基板の製造方法。 （もっと読む）