半導体装置及びその製造方法
【課題】信頼性の高い半導体装置を高い製造歩留まりで提供し得る半導体装置及びその製造方法を提供する。
【解決手段】第１応力膜３８上に第１ストッパ膜３９及び第２ストッパ膜４０を形成する工程と、第１領域２を覆う第１マスク６０をマスクとし、第１ストッパ膜をストッパとして、第２領域４内の第２ストッパ膜をエッチングするとともに、第１領域のうちの第２領域に近接する部分の第２ストッパ膜をサイドエッチングする工程と、第２ストッパ膜とエッチング特性が異なる第２応力膜４２を形成する工程と、第２領域を覆い、第１領域側の端面が第２ストッパ膜上に位置する第２マスクとし、第２ストッパ膜をストッパとして、第２応力膜の一部が第１応力膜の一部及び第２ストッパ膜の一部と重なり合うように第２応力膜をエッチングする工程と、第１領域と第２領域との境界部におけるゲート配線２０に達するコンタクトホールを形成する工程とを有している。
【解決手段】第１応力膜３８上に第１ストッパ膜３９及び第２ストッパ膜４０を形成する工程と、第１領域２を覆う第１マスク６０をマスクとし、第１ストッパ膜をストッパとして、第２領域４内の第２ストッパ膜をエッチングするとともに、第１領域のうちの第２領域に近接する部分の第２ストッパ膜をサイドエッチングする工程と、第２ストッパ膜とエッチング特性が異なる第２応力膜４２を形成する工程と、第２領域を覆い、第１領域側の端面が第２ストッパ膜上に位置する第２マスクとし、第２ストッパ膜をストッパとして、第２応力膜の一部が第１応力膜の一部及び第２ストッパ膜の一部と重なり合うように第２応力膜をエッチングする工程と、第１領域と第２領域との境界部におけるゲート配線２０に達するコンタクトホールを形成する工程とを有している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近時、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを有するＣＭＯＳ回路を含む半導体装置が注目されている。
【０００３】
かかる半導体装置においては、例えば、ＰＭＯＳトランジスタ形成領域内及びＮＭＯＳトランジスタ形成領域内に連続的にゲート配線が形成される。ゲート配線のうちのＰＭＯＳトランジスタ形成領域内の部分は、ＰＭＯＳトランジスタのゲート電極として機能する。ゲート配線のうちのＮＭＯＳトランジスタ形成領域内の部分は、ＮＭＯＳトランジスタのゲート電極として機能する。
【０００４】
ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが形成された半導体基板上には、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを覆うように層間絶縁膜が形成される。層間絶縁膜にはゲート配線に達するコンタクトホールが形成され、かかるコンタクトホール内に導体プラグが埋め込まれる。
【０００５】
また、ＰＭＯＳトランジスタのキャリア移動度を向上させるための方法として、ＰＭＯＳトランジスタのチャネル領域に圧縮応力が印加されるように、ＰＭＯＳトランジスタを覆う絶縁膜（圧縮応力膜）を形成する方法がある。また、ＮＭＯＳトランジスタのキャリア移動度を向上させるための方法として、ＮＭＯＳトランジスタのチャネル領域に引っ張り応力が印加されるように、ＮＭＯＳトランジスタを覆う絶縁膜（引張応力膜）を形成する方法がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２０８１６６号公報
【特許文献２】特開２００８−１６８５３号公報
【特許文献３】特開２００７−２３５０７４号公報
【特許文献４】特開２００８−１２４１３３号公報
【特許文献５】特開２００９−２０６４６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、提案されている技術では、ゲート電極へのコンタクト不良が発生する場合があった。
【０００８】
本発明の目的は、ゲート電極へのコンタクト不良を抑制することにある。
【課題を解決するための手段】
【０００９】
実施形態の一観点によれば、半導体基板の第１の領域内及び第２の領域内にゲート配線を連続的に形成し、前記ゲート配線の一部である第１のゲート電極を有する第１のトランジスタを前記第１の領域内に形成するとともに、前記ゲート配線の他の一部である第２のゲート電極を有する第２のトランジスタを前記第２の領域内に形成する工程と、前記半導体基板上に、前記第１のトランジスタ及び前記第２のトランジスタを覆うように、第１の応力膜を形成する工程と、前記第１の応力膜上に、第１のエッチングストッパ膜を形成する工程と、前記第１のエッチングストッパ膜上に、前記第１のエッチングストッパ膜とエッチング特性が異なる第２のエッチングストッパ膜を形成する工程と、前記第１の領域を覆い、前記第２の領域を露出する第１のマスク層を形成する工程と、前記第１のマスク層をマスクとし、前記第１のエッチングストッパ膜をストッパとして、前記第２の領域内の前記第２のエッチングストッパ膜をエッチング除去し、更に、前記第１のマスク層の下に位置する前記第２のエッチングストッパ膜を、等方性エッチングする工程と、前記第１のマスク層をマスクとして、前記第２の領域内の前記第１のエッチングストッパ膜及び前記第１の応力膜をエッチング除去する工程と、前記半導体基板上に、前記第２のエッチングストッパ膜とエッチング特性が異なる第２の応力膜を、前記第２のトランジスタ、前記第１の応力膜、前記第１のエッチングストッパ膜及び前記第２のエッチングストッパ膜を覆うように形成する工程と、前記第２の領域を覆い、前記第１の領域側の端面が前記第２のエッチングストッパ膜上に位置する第２のマスク層を、前記第２の応力膜上に形成する工程と、前記第２のマスク層をマスクとして、前記第２の応力膜の一部が前記第１の応力膜の一部及び前記第２のエッチングストッパ膜の一部と重なり合うように、前記第２の応力膜をエッチングする工程と、前記半導体基板上に、前記第１の応力膜、前記第２の応力膜、前記第１のエッチングストッパ膜及び前記第２のエッチングストッパ膜を覆うように絶縁膜を形成する工程と、前記絶縁膜、第２の応力膜、前記第１のエッチングストッパ膜及び前記第１の応力膜を貫通するコンタクトホールを、前記第１の領域と前記第２の領域との境界部における前記ゲート配線に達するように形成する工程と、前記コンタクトホール内に導体プラグを埋め込む工程とを有することを特徴とする半導体装置の製造方法が提供される。
【００１０】
実施形態の他の観点によれば、半導体基板の第１の領域内及び第２の領域内に連続的に形成されたゲート配線と、前記第１の領域内に形成され、前記ゲート配線の一部である第１のゲート電極と、前記第１のゲート電極の両側の前記半導体基板内に形成された第１のソース／ドレイン拡散層とを有する第１のトランジスタと、前記第２の領域内に形成され、前記ゲート配線の他の一部である第２のゲート電極と、前記第２のゲート電極の両側の前記半導体基板内に形成された第２のソース／ドレイン拡散層とを有する第２のトランジスタと、前記第１の領域内における前記半導体基板上に、前記第１のトランジスタを覆うように形成された第１の応力膜と、前記第１の応力膜上に形成された第１のエッチングストッパ膜と、前記第１のエッチングストッパ膜とエッチング特性が異なり、前記第１の領域上のうちの前記第２の領域に近接する部分を除く部分に形成された第２のエッチングストッパ膜と、前記第２の領域内における前記半導体基板上に前記第２のトランジスタを覆うように形成され、前記第１の領域側の縁部が前記第１の応力膜の一部、前記第１のエッチングストッパ膜の一部及び前記第２のエッチングストッパ膜の一部と重なり合っている第２の応力膜と、前記半導体基板上に、前記第１の応力膜、前記第１のエッチングストッパ膜、前記第２のエッチングストッパ膜及び前記第２の応力膜を覆うように形成された絶縁膜と、前記絶縁膜、前記第２の応力膜、前記第１のエッチングストッパ膜及び前記第１の応力膜を貫通し、前記第１の領域と前記第２の領域との境界部における前記ゲート配線に達するコンタクトホール内に埋め込まれた導体プラグとを有し、前記第２のエッチングストッパ膜のうちの前記第２の領域側の端面は、前記第１の応力膜の前記第２の領域側の端面よりも後退していることを特徴とする半導体装置が提供される。
【発明の効果】
【００１１】
開示の半導体装置及びその製造方法によれば、第１のマスク層をマスクとして第２の領域内の第２のエッチングストッパ膜をエッチングする際に、第１の領域内の第２のエッチングストッパ膜の一部をも半導体基板の表面に対して平行な方向にエッチングする。このため、第１の領域と第２の領域との境界部におけるゲート配線に達するコンタクトホールを形成する際に、第２のエッチングストッパ膜によりエッチングが阻害されることを抑制する。しかも、第１の応力膜上に第１のエッチングストッパ膜が形成されているため、第２のエッチングストッパ膜をエッチングする際に、第１の応力膜がエッチングされるのを抑制し得る。しかも、かかる第１のエッチングストッパ膜は、コンタクトホールを形成する際に、第１の応力膜や第２の応力膜と一緒にエッチングし得る。
【図面の簡単な説明】
【００１２】
【図１】一実施形態による半導体装置を示す断面図である。
【図２】一実施形態による半導体装置を示す平面図である。
【図３】一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図４】一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図５】一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図６】一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図７】一実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図８】一実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図９】一実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１０】一実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１１】ＣＭＯＳ回路のゲート配線にコンタクトホールを形成する場合を示す工程断面図（その１）である。
【図１２】ＣＭＯＳ回路のゲート配線にコンタクトホールを形成する場合を示す工程断面図（その２）である。
【発明を実施するための形態】
【００１３】
図１１及び図１２は、ＣＭＯＳ回路のゲート配線にコンタクトホールを形成する場合を示す工程断面図である。なお、図１１及び図１２においては、ゲート配線１２０より下の部分については省略されている。
【００１４】
ＰＭＯＳトランジスタ形成領域１０２内及びＮＭＯＳトランジスタ形成領域１０４内には、ＰＭＯＳトランジスタのゲート電極１２０ａとＮＭＯＳトランジスタのゲート電極１２０ｂとを含むゲート配線１２０が形成される（図１１（ａ）参照）。ゲート配線１２０の上部には、シリサイド層１３２が形成される。ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが形成された半導体基板（図示せず）上には、全面に、圧縮応力膜１３８が形成される。圧縮応力膜１３８上には、例えばシリコン酸化膜のエッチングストッパ膜１４０が形成される。エッチングストッパ膜１４０上には、ＰＭＯＳトランジスタ形成領域１０２を覆い、ＮＭＯＳトランジスタ形成領域４を露出するフォトレジスト膜１６０が形成される。
【００１５】
次に、図１１（ｂ）に示すように、フォトレジスト膜１６０をマスクとして、エッチングストッパ膜１４０及び圧縮応力膜１３８をエッチングする。
【００１６】
次に、図１１（ｃ）に示すように、全面に、引張応力膜１４２を形成する。
【００１７】
次に、引張応力膜１４２上に、フォトレジスト膜１６２を形成する。フォトレジスト膜１６２は、ＮＭＯＳトランジスタ形成領域１０４のみならず、ＰＭＯＳトランジスタ形成領域１０２のうちのＮＭＯＳトランジスタ形成領域１０４に近接している部分をも覆うように形成される。
【００１８】
次に、図１１（ｄ）に示すように、フォトレジスト膜１６２をマスクとし、エッチングストッパ膜１４０をエッチングストッパとして、引張応力膜１４２をエッチングする。ＰＭＯＳトランジスタ形成領域１０２の一部をも覆うようにフォトレジスト膜１６２が形成されているため、引張応力膜１４２のうちのＰＭＯＳトランジスタ形成領域１０２側の端面は、エッチングストッパ膜１４０上に位置する。引張応力膜１４２のエッチングはエッチングストッパ膜１４０で停止するため、ＰＭＯＳトランジスタ形成領域１０２とＮＭＯＳトランジスタ形成領域１０４との境界部分において、圧縮応力膜１３８やシリサイド層１３２がエッチングされてしまうことはない。
【００１９】
次に、図１１（ｅ）に示すように、全面に、層間絶縁膜１４４を形成する。
【００２０】
次に、図１２に示すように、開口部１６６が形成されたフォトレジスト膜１６４を形成する。
【００２１】
次に、フォトレジスト膜１６４をマスクとして、層間絶縁膜１４４等をエッチングし、ゲート配線１２０に達するコンタクトホール１４６を形成する。
【００２２】
このようにしてゲート配線１２０に達するコンタクトホール１４６を形成する場合には、コンタクトホール１４６を形成すべき箇所の一部にエッチングストッパ膜１４０の一部が存在し、エッチングストッパ膜１４０によりエッチングが阻害される。このため、図１２に示すように、コンタクトホール１４６の下部においてコンタクトホール１４６の断面積が小さくなってしまったり、開口不良が生じてしまったりする虞がある。
【００２３】
また、圧縮応力膜１３８は密着性が必ずしも良好ではない。このため、図１１及び図１２に示すように、圧縮応力膜１３８を形成した後に引張応力膜１４２を形成する場合には、圧縮応力膜１３８の剥がれが生じてしまう場合があり、ＰＭＯＳトランジスタのチャネル領域に十分な圧縮応力を印加できない場合がある。
【００２４】
圧縮応力膜が剥がれるのを防止するための方法として、引張応力膜を先に形成し、引張応力膜に対するパターニングを行った後に、圧縮応力膜を形成するようにすることが考えられる。引張応力膜は密着性が、圧縮応力膜に比べて良好であり、膜剥がれは生じにくい。引張応力膜を形成し、引張応力膜をパターニングした後に、圧縮応力膜を形成すれば、圧縮応力膜が剥がれるのを防止し得る。
【００２５】
一方、コンタクトホール１４６の開口不良を防止する方法として、エッチングストッパ膜１４０をサイドエッチングすることにより、コンタクトホール１４６が形成される領域からエッチングストッパ膜１４６の端面を離間させることが考えられる。エッチングストッパ膜１４０がシリコン酸化膜の場合には、エッチングストッパ膜１４０をサイドエッチングする際には、例えばフッ酸を含むエッチング液が用いられる。
【００２６】
しかしながら、引張応力膜は、フッ酸に対する耐性が低い。このため、引張応力膜を先に形成し、圧縮応力膜を後に形成するようにした場合には、エッチングストッパ膜１４０をサイドエッチングする際に、エッチングストッパ膜１４０の下に存在する引張応力膜までもがエッチングされてしまう。エッチングストッパ膜１４０の下に存在する引張応力膜がエッチングされてしまうと、トランジスタのチャネル領域に十分な引張応力を印加し得なくなってしまう。
【００２７】
本願発明者は、鋭意検討した結果、以下のようにして信頼性の高い半導体装置を高い製造歩留まりで製造することに想到した。
【００２８】
［一実施形態］
一実施形態による半導体装置及びその製造方法を図１乃至図１０を用いて説明する。
【００２９】
（半導体装置）
まず、本実施形態による半導体装置を図１乃至図２を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。図２は、本実施形態による半導体装置を示す平面図である。図１の紙面左側の図は、ＮＭＯＳトランジスタ形成領域（第１トランジスタ形成領域）２を示しており、図２におけるＡ−Ａ′線断面に対応している。図１における中央部の図は、ＰＭＯＳトランジスタ形成領域（第２トランジスタ形成領域）４を示しており、図２におけるＢ−Ｂ′線断面に対応している。図１における紙面右側の図は、ゲート配線に沿った断面図であり、図２におけるＣ−Ｃ′線断面に対応している。
【００３０】
図１に示すように、半導体基板１０には、素子領域１２ａ、１２ｂを確定する素子分離領域１４が形成されている。半導体基板１０としては、例えばＰ型のシリコン基板が用いられている。ＮＭＯＳトランジスタ形成領域２内、及び、ＰＭＯＳトランジスタ形成領域４内には、それぞれ素子分離領域１４により確定された素子領域１２ａ、１２ｂが形成されている。
【００３１】
ＮＭＯＳトランジスタ形成領域２における半導体基板１０内には、Ｐ型ウェル１６Ｐが形成されている。ＰＭＯＳトランジスタ形成領域４における半導体基板１０内には、Ｎ型ウェル１６Ｎが形成されている。
【００３２】
ＮＭＯＳトランジスタ形成領域２には、ゲート絶縁膜１８を介してゲート電極２０ａが形成されている。ＰＭＯＳトランジスタ形成領域４には、ゲート絶縁膜１８を介してゲート電極２０ｂが形成されている。
【００３３】
ゲート電極２０ａ及びゲート電極２０ｂは、ＮＭＯＳトランジスタ形成領域２及びＰＭＯＳトランジスタ形成領域４内に連続的に形成されたゲート配線２０の一部である。ゲート配線２０としては、例えばポリシリコン膜等が用いられている。ゲート配線２０は、かかるポリシリコン膜等の上に形成されたシリサイド層３２等を含んでいてもよい。
【００３４】
ゲート配線２０は、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界の近傍領域、即ち、境界部において、幅広に形成されている（図２参照）。即ち、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０には、幅広部（接続部）２１が形成されている。このため、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０の幅は、素子領域１２ａ、１２ｂ内におけるゲート配線２０の幅より広く設定されている。ゲート配線２０にこのような幅広部２１を形成しているのは、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部の上方において、導体プラグ５０ａを埋め込むためのコンタクトホール４６ａがゲート配線２０に達するように形成されるためである。
【００３５】
ＮＭＯＳトランジスタ形成領域２におけるゲート配線２０には、Ｎ型のドーパント不純物が導入されており、これにより、ＮＭＯＳトランジスタ３４のゲート電極２０ａが形成されている。ＰＭＯＳトランジスタ形成領域４におけるゲート配線２０には、Ｐ型のドーパント不純物が導入されており、これにより、ＰＭＯＳトランジスタ３６のゲート電極２０ｂが形成されている。このように、ゲート配線２０のうちのＮＭＯＳトランジスタ形成領域２内の部分はＮＭＯＳトランジスタ３４のゲート電極２０ａとなっており、ゲート配線２０のうちのＰＭＯＳトランジスタ形成領域４内の部分はＰＭＯＳトランジスタ３６のゲート電極２０ｂとなっている。
【００３６】
ＮＭＯＳトランジスタ３４のゲート電極２０ａとＰＭＯＳトランジスタ３６のゲート電極２０ｂとの境界は、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界と一致している。
【００３７】
ゲート配線２０の側壁部分、即ち、ＮＭＯＳトランジスタ３４のゲート電極２０ａの側壁部分、及び、ＰＭＯＳトランジスタ３６のゲート電極２０ｂの側壁部分には、サイドウォール絶縁膜２２が形成されている。
【００３８】
サイドウォール絶縁膜２２が形成されたゲート電極２０ａの両側の半導体基板１０内には、低濃度不純物拡散層（エクステンション領域）２４ａと高濃度不純物拡散層２４ｂとを有するソース／ドレイン拡散層２６が形成されている。
【００３９】
サイドウォール絶縁膜２２が形成されたゲート電極２０ｂの両側の半導体基板１０内には、低濃度不純物拡散層（エクステンション領域）２８ａと高濃度不純物拡散層２８ｂとを有するソース／ドレイン拡散層３０が形成されている。
【００４０】
ゲート配線２０の上部、及び、ソース／ドレイン拡散層２６、３０上には、それぞれシリサイド層３２が形成されている。シリサイド層３２としては、例えばニッケルシリサイド層やコバルトシリサイド層等が用いられている。ソース／ドレイン拡散層２６、３０上のシリサイド層３２は、ソース／ドレイン電極として機能する。ゲート配線２０の上部のシリサイド層３２は、ゲート配線２０とコンタクトホール４６ａに埋め込まれる導体プラグ５０ａとの接続を良好にし、接続部の低抵抗化を図るためのものである。
【００４１】
こうして、ＮＭＯＳトランジスタ形成領域２には、ゲート電極２０ａとソース／ドレイン拡散層２６等とを有するＮＭＯＳトランジスタ（第１のトランジスタ）３４が形成されている。また、ＰＭＯＳトランジスタ形成領域４には、ゲート電極２０ｂとソース／ドレイン拡散層３０等とを有するＰＭＯＳトランジスタ（第２のトランジスタ）３６が形成されている。
【００４２】
ＮＭＯＳトランジスタ形成領域２における半導体基板１０上には、ＮＭＯＳトランジスタ３４を覆うように引張応力膜３８が形成されている。引張応力膜３８は、ＮＭＯＳトランジスタ３４のチャネル領域に引張応力を印加し、キャリア移動度の向上を図るものである。引張応力膜３８としては、例えばシリコン窒化膜が用いられている。引張応力膜３８の膜厚としては、例えば３０〜１００ｎｍの範囲内に設定することが好ましい。ここでは、引張応力膜３８の膜厚を、例えば８０ｎｍ程度とする。引張応力膜３８のうちのＰＭＯＳトランジスタ形成領域４側の端面は、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界と一致している。
【００４３】
引張応力膜３８上には、後述する第２のエッチングストッパ膜４０とエッチング特性が異なる第１のエッチングストッパ膜３９が形成されている。第１のエッチングストッパ膜３９は、後述する第２のエッチングストッパ膜４０をエッチングする際に、エッチングストッパとして機能するものである。一方、第１のエッチングストッパ膜３９は、後述するコンタクトホール４６ａを形成する際には、エッチングを妨げないことが好ましい。本実施形態では、第１のエッチングストッパ膜３９として、例えば圧縮応力膜４２と同様の膜が用いられている。圧縮応力膜４２は、フッ酸に対する耐性が高い。第２のエッチングストッパ膜４０としてシリコン酸化膜を用いる場合には、第２のエッチングストッパ膜４０をエッチングする際にはフッ酸を含むエッチング液が用いられる。第１のエッチングストッパ膜３９として圧縮応力膜４２と同様の膜を用いれば、第２のエッチングストッパ膜４０をエッチングする際に、第１のエッチングストッパ膜３９がエッチングストッパとして機能し得る。また、第１のエッチングストッパ膜３９として圧縮応力膜４２と同様の膜を用いれば、コンタクトホール４６ａを形成する際に、第１のエッチングストッパ膜３９は圧縮応力膜４２と一緒にエッチングされる。従って、コンタクトホール４６ａを形成する際に第１のエッチングストッパ膜３９がエッチングを阻害することはない。
【００４４】
圧縮応力膜４２を形成する際には炭素を含む原料ガスが用いられる。このため、圧縮応力膜４２には炭素が含まれている。第１のエッチングストッパ膜３９として圧縮応力膜４２と同様の膜を用いた場合には、第１のエッチングストッパ膜３９には炭素が含まれている。一方、引張応力膜３８を形成する際には炭素を含む原料ガスが用いられない。このため、第１のエッチングストッパ膜３９の炭素の含有率は、引張応力膜３８の炭素の含有率より高くなっている。第１のエッチングストッパ膜３９の炭素の含有率が引張応力膜３８の炭素の含有率に比べて高いことは、第１のエッチングストッパ膜３９のフッ酸耐性が引張応力膜のフッ酸耐性に比べて高くなる要因の一つと考えられる。
【００４５】
圧縮応力膜４２には紫外線の照射は行われないが、引張応力膜３８には紫外線が照射されている。このため、引張応力膜３８の膜密度は圧縮応力膜４２に比べて低くなっている。第１のエッチングストッパ膜３９として圧縮応力膜４２と同様の膜を用いる場合には、第１のエッチングストッパ膜には紫外線の照射は行われない。このため、第１のエッチングストッパ膜３９の膜密度は、引張応力膜３８の膜密度より高くなっている。膜密度を高くすることは、第１のエッチングストッパ膜３９のフッ酸耐性を高める要因の一つと考えられる。
【００４６】
第１のエッチングストッパ膜３９の膜厚は、例えば１０〜５０ｎｍの範囲内に設定することが好ましい。ここでは、第１のエッチングストッパ膜３９の膜厚を、例えば３０ｎｍ程度とする。
【００４７】
第１のエッチングストッパ膜３９は、引張応力膜３８の全上面上に存在している。このため、圧縮応力膜である第１のエッチングストッパ膜３９の膜厚を増加させると、引張応力膜３８によりＮＭＯＳトランジスタ３４のチャネル領域に印加される引張応力が、第１のエッチングストッパ膜３９により緩和されてしまう。そうすると、ＮＭＯＳトランジスタ３４のチャネル領域に十分な引張応力を印加することができなくなってしまう。このため、第１のエッチングストッパ膜３９として圧縮応力膜を用いる場合には、第１のエッチングストッパ膜３９の膜厚は、引張応力膜３８の膜厚より薄いことが好ましい。更には、第１のエッチングストッパ膜３９の膜厚を、引張応力膜３８の膜厚の２分の１以下とすることがより好ましい。
【００４８】
第１のエッチングストッパ膜３９上には、第１のエッチングストッパ膜３９とエッチング特性が異なる第２のエッチングストッパ膜４０が形成されている。第２のエッチングストッパ膜４０は、後述する圧縮応力膜（第２の応力膜）４２をエッチングする際に、エッチングストッパとして機能するものである。第２のエッチングストッパ膜４０としては、例えばシリコン酸化膜が用いられている。第２のエッチングストッパ膜４０の膜厚は、例えば１０〜５０ｎｍの範囲内に設定することが好ましい。ここでは、第２のエッチングストッパ膜４０の膜厚を、例えば３０ｎｍ程度とする。第２のエッチングストッパ膜４０は、ＮＭＯＳトランジスタ形成領域２のうちのＰＭＯＳトランジスタ形成領域４に近接する部分を除く部分に形成されている。即ち、第２のエッチングストッパ膜４０のＰＭＯＳトランジスタ形成領域４側の端面は、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界から離間している。第２のエッチングストッパ膜４０のＰＭＯＳトランジスタ形成領域４側の端面と、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界との間の距離Ｘは、例えば６０ｎｍ程度とする。
【００４９】
ＰＭＯＳトランジスタ形成領域４における半導体基板１０上には、ＰＭＯＳトランジスタ３６を覆うように圧縮応力膜（第２の応力膜）４２が形成されている。圧縮応力膜４２は、ＰＭＯＳトランジスタ３６のチャネル領域に圧縮応力を印加し、キャリア移動度の向上を図るものである。圧縮応力膜４２のエッチング特性は、第２のエッチングストッパ膜４０のエッチング特性と異なっている。圧縮応力膜４２としては、例えばシリコン窒化膜が用いられている。圧縮応力膜４２の膜厚としては、例えば３０〜１００ｎｍの範囲内に設定することが好ましい。ここでは、圧縮応力膜４２の膜厚を、例えば８０ｎｍ程度とする。圧縮応力膜４２のうちのＮＭＯＳトランジスタ形成領域２側の縁部は、引張応力膜３８の一部、第１のエッチングストッパ膜３９の一部及び第２のエッチングストッパ膜４０の一部と重なり合っている。圧縮応力膜４２のＮＭＯＳトランジスタ形成領域２側の端面と、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界との間の距離Ｙは、例えば８０ｎｍ程度とする。本実施形態では、引張応力膜３８を形成した後に、圧縮応力膜４２が形成されているため、圧縮応力膜４２が剥がれるのを防止し得る。
【００５０】
引張応力膜３８、第１のエッチングストッパ膜３９、第２のエッチングストッパ膜４０及び圧縮応力膜４２が形成された半導体基板１０上には、層間絶縁膜４４が形成されている。層間絶縁膜４４の表面は、平坦化されている。層間絶縁膜４４の膜厚は、例えば２００〜５００ｎｍの範囲内に設定することが好ましい。ここでは、層間絶縁膜４４の膜厚を、例えば４００ｎｍ程度とする。層間絶縁膜４４としては、例えばシリコン酸化膜やＰＳＧ（Phospho Silicate Glass）膜等が用いられている。
【００５１】
層間絶縁膜４４、圧縮応力膜４２、第１のエッチングストッパ膜３９及び引張応力膜３８には、ゲート配線２０に達するコンタクトホール４６ａが形成されている。かかるコンタクトホール４６ａは、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に達するように形成されている。コンタクトホール４６ａは、素子領域１２ａと素子領域１２ｂの間に位置している素子分離領域１４の上方に位置している。コンタクトホール４６ａは、層間絶縁膜４４、圧縮応力膜４２、第１のエッチングストッパ膜３９及び引張応力膜３８を貫通している。第２のエッチングストッパ４０のうちのＰＭＯＳトランジスタ形成領域４側の端面は、コンタクトホール４６ａから離間している。
【００５２】
本実施形態において、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に達するようにコンタクトホール４６ａを形成するのは、以下のような理由によるものである。即ち、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界からずれた箇所にコンタクトホール４６ａを形成する場合には、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４のいずれかのサイズが大きくなってしまう。ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４のサイズを最小限にするためには、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に達するコンタクトホール４６ａを配することが好ましい。このような理由により、本実施形態では、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に達するようにコンタクトホール４６ａが形成されている。
【００５３】
ＮＭＯＳトランジスタ形成領域２における層間絶縁膜４４、第２のエッチングストッパ膜４０、第１のエッチングストッパ膜３９及び引張応力膜３８には、ＮＭＯＳトランジスタ３４のソース／ドレイン電極３２に達するコンタクトホール４６ｂが形成されている。
【００５４】
ＰＭＯＳトランジスタ形成領域４における層間絶縁膜４４及び圧縮応力膜４２には、ＮＭＯＳトランジスタ３６のソース／ドレイン電極３２に達するコンタクトホール４６ｃが形成されている。
【００５５】
コンタクトホール４６ａ〜４６ｃの上部の直径Ｄは、例えば８０ｎｍ程度とする。
【００５６】
コンタクトホール４６ａ〜４６ｃの底面及び側面には、バリアメタル膜４８が形成されている。バリアメタル膜４８は、例えばＴｉ膜（図示せず）とＴｉＮ膜（図示せず）とを順次積層することにより形成されている。
【００５７】
バリアメタル膜４８が形成されたコンタクトホール４６ａ〜４６ｃ内には、それぞれ導体プラグ５０ａ〜５０ｃが埋め込まれている。導体プラグ５０ａ〜５０ｃの材料としては、例えばタングステン（Ｗ）が用いられている。導体プラグ５０ａは、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に接続されている。導体プラグ５０ｂは、ＮＭＯＳトランジスタ３４のソース／ドレイン電極３２に接続されている。導体プラグ５０ｃは、ＰＭＯＳトランジスタ３６のソース／ドレイン電極３２に接続されている。
【００５８】
導体プラグ５０ａ〜５０ｃが埋め込まれた層間絶縁膜４４上には、層間絶縁膜５２が形成されている。層間絶縁膜５２としては、例えばシリコン酸化膜が用いられている。
【００５９】
層間絶縁膜５２には、配線５８を埋め込むための溝５４が形成されている。溝５４の底面には、導体プラグ５０ａ〜５０ｃの上面が露出している。
【００６０】
溝５４内には、バリアメタル膜５６が形成されている。バリアメタル膜５６としては、例えばＴａ（タンタル）膜が用いられている。
【００６１】
バリアメタル膜５６が形成された溝５４内には、配線５８が埋め込まれている。配線５８の材料としては、例えばＣｕ（銅）等が用いられている。
【００６２】
こうして、ＮＭＯＳトランジスタ３４とＰＭＯＳトランジスタ３６とを有するＣＭＯＳ回路を含む半導体装置が形成されている。
【００６３】
このように、本実施形態によれば、第２のエッチングストッパ膜４０のうちのＰＭＯＳトランジスタ形成領域４側の端面が、コンタクトホール４６ａから離間している。このため、本実施形態によれば、第２のエッチングストッパ膜４０によりエッチングが阻害されることなく、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に達するようにコンタクトホール４６ａが形成されている。本実施形態によれば、層間絶縁膜４４、圧縮応力膜４２、第１のエッチングストッパ膜３９及び引張応力膜３８を貫通する良好なコンタクトホール４６ａを形成することができる。そして、かかるコンタクトホール４６ａ内に導体プラグ５０ａが埋め込まれるため、導体プラグ５０ａとゲート配線２０とを確実に接続することができる。しかも、本実施形態によれば、引張応力膜３８上に第１のエッチングストッパ膜３９が形成されているため、第２のエッチングストッパ膜４０をサイドエッチングする際に、引張応力膜３９がエッチングされるのを防止し得る。しかも、かかる第１のエッチングストッパ膜３９は、コンタクトホール４６ａを形成する際に、圧縮応力膜４２と一緒にエッチングし得るため、コンタクトホール４６ａの形成を阻害することもない。しかも、本実施形態によれば、引張応力膜３８を形成した後に、圧縮応力膜４２が形成されているため、圧縮応力膜４２が剥がれるのも防止し得る。従って、本実施形態によれば、信頼性の高い半導体装置を高い製造歩留まりで提供することができる。
【００６４】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図３乃至図１０を用いて説明する。図３乃至図１０は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００６５】
まず、例えばＳＴＩ（Shallow Trench Isolation）法により、半導体基板１０に、素子領域１２ａ、１２ｂを確定する素子分離領域１４を形成する（図３（ａ）参照）。半導体基板１０としては、例えばＰ型のシリコン基板を用いる。こうして、ＮＭＯＳトランジスタ形成領域２内に、素子分離領域１４により確定された素子領域１２ａが形成される。また、ＰＭＯＳトランジスタ形成領域４内に、素子分離領域１４により確定された素子領域１２ｂが形成される。
【００６６】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００６７】
次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ形成領域２を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００６８】
次に、フォトレジスト膜をマスクとし、例えばイオン注入法により、半導体基板１０内にＰ型のドーパント不純物を導入する。これにより、ＮＭＯＳトランジスタ形成領域２における半導体基板１０内に、Ｐ型ウェル１６Ｐが形成される。この後、例えばアッシングにより、フォトレジスト膜を剥離する。
【００６９】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００７０】
次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ形成領域４を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００７１】
次に、フォトレジスト膜をマスクとし、例えばイオン注入法により、半導体基板１０内にＮ型のドーパント不純物を導入する。これにより、ＰＭＯＳトランジスタ形成領域４における半導体基板１０内に、Ｎ型ウェル１６Ｎが形成される。この後、例えばアッシングにより、フォトレジスト膜を剥離する。
【００７２】
次に、例えば熱酸化法により、半導体基板１０の表面にゲート絶縁膜１８を形成する。ゲート絶縁膜１８としては、例えばシリコン酸化膜を形成する。ゲート絶縁膜１８の膜厚は、例えば１．５ｎｍとする。
【００７３】
次に、全面に、例えばＣＶＤ（Chemical Vapor Deposition、化学気相堆積）法により、ポリシリコン膜を形成する。ポリシリコン膜は、ゲート配線２０となるものである。ポリシリコン膜の膜厚は、例えば１００ｎｍとする。
【００７４】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００７５】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜をゲート配線２０の平面形状にパターニングする。
【００７６】
次に、フォトレジスト膜をマスクとしてポリシリコン膜をエッチングする。こうして、ＮＭＯＳトランジスタ形成領域２内及びＰＭＯＳトランジスタ形成領域４内に、ポリシリコン膜により形成されたゲート配線２０が連続的に形成される（図２参照）。
【００７７】
ゲート配線２０は、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界の近傍領域、即ち、境界部において、幅広に形成される（図２参照）。即ち、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０の幅は、素子領域１２ａ、１２ｂ内におけるゲート配線２０の幅より広く設定される。ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０の幅をこのように設定するのは、かかる幅広の部分に達するようにコンタクトホール４６ａが形成されるためである。この後、例えばアッシングにより、フォトレジスト膜を除去する。
【００７８】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００７９】
次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ形成領域２を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００８０】
次に、フォトレジスト膜とゲート配線２０とをマスクとし、例えばイオン注入法により、Ｎ型のドーパント不純物を半導体基板１０内に導入する。これにより、ＮＭＯＳトランジスタ形成領域２内におけるゲート配線２０の両側の半導体基板１０内に、Ｎ型の低濃度不純物領域（エクステンション領域）２４ａが形成される。この後、例えばアッシングにより、フォトレジスト膜を除去する。
【００８１】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００８２】
次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ形成領域４を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００８３】
次に、フォトレジスト膜とゲート配線２０とをマスクとし、例えばイオン注入法により、Ｐ型のドーパント不純物を半導体基板１０内に導入する。これにより、ＰＭＯＳトランジスタ形成領域４内におけるゲート配線２０の両側の半導体基板１０内に、Ｐ型の低濃度不純物領域（エクステンション領域）２８ａが形成される。この後、例えばアッシングにより、フォトレジスト膜を除去する。
【００８４】
次に、全面に、例えばＣＶＤ法により、絶縁膜を形成する。かかる絶縁膜は、サイドウォール絶縁膜となるものである。かかる絶縁膜としては、例えばシリコン酸化膜を形成する。絶縁膜の膜厚は、例えば３０ｎｍとする。
【００８５】
次に、例えば異方性エッチングにより、絶縁膜をエッチングする。これにより、ゲート配線２０の側壁部分に、サイドウォール絶縁膜２２が形成される。
【００８６】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００８７】
次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ形成領域２を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００８８】
次に、フォトレジスト膜、ゲート配線２０及びサイドウォール絶縁膜２２をマスクとし、例えばイオン注入法により、Ｎ型のドーパント不純物を半導体基板１０内に導入する。これにより、ＮＭＯＳトランジスタ形成領域２におけるゲート配線２０の両側の半導体基板１０内に、Ｎ型の高濃度不純物領域２４ｂが形成される。こうして、低濃度不純物領域（エクステンション領域）２４ａと高濃度不純物領域２４ｂとにより、エクステンションソース／ドレイン構造のソース／ドレイン拡散層２６が形成される。
【００８９】
ソース／ドレイン拡散層２６を形成するためのＮ型のドーパント不純物の注入の際には、ＮＭＯＳトランジスタ形成領域２内のゲート配線２０にもＮ型のドーパント不純物が導入される。こうして、ゲート配線２０のうちのＮＭＯＳトランジスタ形成領域２内の部分は、Ｎ型のドーパント不純物が導入されたゲート電極２０ａとなる。この後、例えばアッシングにより、フォトレジスト膜を除去する。
【００９０】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００９１】
次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ形成領域４を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００９２】
次に、フォトレジスト膜、ゲート配線２０及びサイドウォール絶縁膜２２をマスクとし、例えばイオン注入法により、Ｐ型のドーパント不純物を半導体基板１０内に導入する。これにより、ＰＭＯＳトランジスタ形成領域４におけるゲート配線２０の両側の半導体基板１０内に、Ｐ型の高濃度不純物領域２８ｂが形成される。こうして、低濃度不純物領域（エクステンション領域）２８ａと高濃度不純物領域２８ｂとにより、エクステンションソース／ドレイン構造のソース／ドレイン拡散層３０が形成される。
【００９３】
ソース／ドレイン拡散層３０を形成するためのＰ型のドーパント不純物の注入の際には、ＰＭＯＳトランジスタ形成領域４内のゲート配線２０にもＰ型のドーパント不純物が導入される。こうして、ゲート配線２０のうちのＰＭＯＳトランジスタ形成領域４内の部分は、Ｐ型のドーパント不純物が導入されたゲート電極２０ｂとなる。ＮＭＯＳトランジスタ３４のゲート電極２０ａとＮＭＯＳトランジスタ３６のゲート電極２０ｂとの境界は、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界と一致する。この後、例えばアッシングにより、フォトレジスト膜を除去する。
【００９４】
次に、全面に、高融点金属膜を形成する。かかる高融点金属膜としては、例えばニッケル膜やコバルト膜等を形成する。高融点金属膜の膜厚は、例えば１０ｎｍ程度とする。
【００９５】
次に、熱処理を行うことにより、半導体基板１０中のシリコン原子と高融点金属膜中の金属原子とを反応させる。また、ゲート配線２０中のシリコン原子と高融点金属膜中の金属原子とを反応させる。熱処理温度は、例えば２００〜３００℃程度とする。
【００９６】
次に、高融点金属膜のうちの未反応の部分をエッチング除去する。
【００９７】
こうして、ソース／ドレイン拡散層２６、３０上に、それぞれシリサイド層３２が形成される。ソース／ドレイン拡散層２６、３０上に形成されたシリサイド層３２は、ソース／ドレイン電極として機能する。また、ゲート配線２０の上部にも、シリサイド層３２が形成される。
【００９８】
こうして、ＮＭＯＳトランジスタ形成領域２内に、ゲート電極２０ａとソース／ドレイン拡散層２６等とを有するＮＭＯＳトランジスタ３４が形成される。また、ＰＭＯＳトランジスタ形成領域４内に、ゲート電極２０ｂとソース／ドレイン拡散層３０等とを有するＰＭＯＳトランジスタ３６が形成される。
【００９９】
次に、全面に、例えばプラズマＣＶＤ法により、引張応力膜（第１の応力膜）３８を形成する（図３（ｂ）参照）。引張応力膜３８は、ＮＭＯＳトランジスタ３４のチャネル領域に引張応力を印加し、キャリア移動度の向上を図るものである。
【０１００】
引張応力膜３８は、例えば以下のようにして形成することができる。
【０１０１】
即ち、引張応力膜３８は、例えば、平行平板型のプラズマＣＶＤ装置を用い、真空チャンバ内において形成される。引張応力膜３８を形成する際の基板温度は、例えば４００℃程度とする。真空チャンバ内には、例えば、Ｎ２ガス、ＮＨ３ガス及びＳｉＨ４ガスが同時に供給される。Ｎ２ガスの流量は、例えば５００〜３０００ｓｃｃｍとする。ＮＨ３ガスの流量は、例えば１００〜１０００ｓｃｃｍとする。ＳｉＨ４ガスの流量は、例えば２００〜５００ｓｃｃｍとする。チャンバ内の圧力は、例えば１〜１０Ｔｏｒｒとする。印加する高周波電力の周波数は、例えば１３．５６ＭＨｚとする。印加する高周波電力の大きさは、例えば１００〜５００Ｗ程度とする。引張応力膜３８の成膜時間、即ち、プラズマの励起時間は、例えば１０〜１００秒程度とする。こうして、全面に、シリコン窒化膜が形成される。次に、紫外線照射装置を用い、シリコン窒化膜に紫外線を照射する。紫外線の光源としては、広帯域の紫外線光源を用いる。紫外線を照射する際の雰囲気は、例えばＨｅ雰囲気とする。紫外線の照射時間は、例えば１８０〜６００秒程度とする。
【０１０２】
こうして、シリコン窒化膜により形成された引張応力膜３８が形成される。引張応力膜３８の膜厚は、例えば３０〜１００ｎｍの範囲内に設定することが好ましい。ここでは、引張応力膜３８の膜厚を、例えば８０ｎｍ程度とする。
【０１０３】
引張応力膜３８への紫外線照射により、引張応力膜３８の膜密度が減少する。引張応力膜３８の膜密度が減少することは、引張応力膜３８のフッ酸耐性の低下の要因の一つと考えられる。
【０１０４】
また、引張応力膜３８における炭素の含有率は、圧縮応力膜における炭素の含有率よりも低い。引張応力膜３８における炭素の含有率が圧縮応力膜に比べて低いことも、引張応力膜３８のフッ酸耐性が低くなっている要因の一つと考えられる。
【０１０５】
次に、全面に、例えばプラズマＣＶＤ法により、第１のエッチングストッパ絶縁膜３９を形成する（図４（ａ）参照）。第１のエッチングストッパ膜３９は、後工程において形成される第２のエッチングストッパ膜４０をエッチングする際に、エッチングストッパとして機能するものである。従って、第１のエッチングストッパ膜３９のエッチング特性は、第２のエッチングストッパ膜４０のエッチング特性と異なっている。第２のエッチングストッパ膜４０はエッチング液に含まれるフッ酸等に対する耐性が比較的低いため、エッチング液によりエッチングされるが、第１のエッチングストッパ膜３９はフッ酸等に対する耐性が比較的強いため、殆どエッチングされない。引張応力膜３８はフッ酸等に対する耐性が比較的低いが、フッ酸等に対する耐性が比較的高い第１のエッチングストッパ膜３９が引張応力膜３８上に形成されているため、引張応力膜３８はエッチングされることなく第１のエッチングストッパ膜３９により保護される。このように第１のエッチングストッパ膜３９は、エッチング液に含まれるフッ酸等に対する耐性が引張応力膜３８に比べて高いことが好ましい。一方、後工程においてコンタクトホール４６ａを形成する際には、第１のエッチングストッパ膜３９はエッチングを妨げないことが好ましい。このため、第１のエッチングストッパ膜３９としては、例えば後工程において形成される圧縮応力膜４２と同様の膜を用いることができる。圧縮応力膜４２は、エッチング液に含まれるフッ酸等に対する耐性が引張応力膜に比べて高い。第１のエッチングストッパ膜３９として圧縮応力膜４２と同様の膜を用いれば、コンタクトホール４６ａを形成する際には、第１のエッチングストッパ膜３９は、エッチングを妨げることなく、圧縮応力膜４２と一緒にエッチングし得る。
【０１０６】
第１のエッチングストッパ膜３９として圧縮応力膜４２と同様の膜を用いる場合には、第１のエッチングストッパ膜３９は、例えば以下のようにして形成することができる。即ち、第１のエッチングストッパ膜３９は、例えば、平行平板型のプラズマＣＶＤ装置を用い、真空チャンバ内において形成される。第１のエッチングストッパ膜３９を形成する際の基板温度は、例えば４００℃程度とする。真空チャンバ内には、例えば、Ｎ２ガス、Ｈ２ガス、ＮＨ３ガス、ＳｉＨ４ガス、及び、（ＣＨ３）３ＳｉＨガス（トリメチルシランガス）が同時に供給される。Ｎ２ガスの流量は、例えば５００〜３０００ｓｃｃｍとする。Ｈ２ガスの流量は、例えば５００〜３０００ｓｃｃｍとする。ＮＨ３ガスの流量は、例えば１００〜１０００ｓｃｃｍとする。ＳｉＨ４ガスの流量は、例えば２００〜５００ｓｃｃｍとする。（ＣＨ３）３ＳｉＨガスの流量は、例えば５０〜１５０ｓｃｃｍとする。チャンバ内の圧力は、例えば１〜１０Ｔｏｒｒとする。印加する高周波電力の周波数は、例えば１３．５６ＭＨｚとする。印加する高周波電力の大きさは、例えば１００〜５００Ｗ程度とする。第１のエッチングストッパ膜３９の成膜時間、即ち、プラズマの励起時間は、例えば１０〜１００秒程度とする。こうして、シリコン窒化膜により形成された第１のエッチングストッパ膜３９が形成される。第１のエッチングストッパ膜３９の膜厚としては、例えば１０〜５０ｎｍの範囲内に設定することが好ましい。ここでは、第１のエッチングストッパ膜３９の膜厚を、例えば３０ｎｍ程度とする。
【０１０７】
第１のエッチングストッパ膜３９は、最終的に引張応力膜３８上に残存する。このため、圧縮応力膜である第１のエッチングストッパ膜３９の膜厚が増加した場合には、引張応力膜３８によりＮＭＯＳトランジスタ３４のチャネル領域に印加される引張応力が、第１のエッチングストッパ膜３９により緩和されてしまう。そうすると、ＮＭＯＳトランジスタ３４のチャネル領域に十分な引張応力を印加することができなくなってしまう。このため、第１のエッチングストッパ膜３９の膜厚は、引張応力膜３８の膜厚より薄いことが好ましい。更には、第１のエッチングストッパ膜３９の膜厚を、引張応力膜３８の膜厚の２分の１以下とすることがより好ましい。
【０１０８】
第１のエッチングストッパ膜３９には紫外線の照射が行われていないため、第１のエッチングストッパ膜３９の膜密度は圧縮応力膜の膜密度に比べて大きくなっている。このことは、第１のエッチングストッパ膜３９のフッ酸耐性が引張応力膜３８に比べて高くなる要因の一つと考えられる。
【０１０９】
また、第１のエッチングストッパ膜３９を形成する際に炭素を含む原料ガスを用いているため、第１のエッチングストッパ膜３９における炭素の含有率は引張応力膜３８に比べて高い。第１のエッチングストッパ膜３９における炭素の含有率が比較的高いことも、第１のエッチングストッパ膜３９のフッ酸耐性が高い要因の一つと考えられる。
【０１１０】
次に、全面に、例えばプラズマＣＶＤ法により、第２のエッチングストッパ絶縁膜４０を形成する。第２のエッチングストッパ膜４０は、後工程において形成される圧縮応力膜（第２の応力膜）４２をエッチングする際に、エッチングストッパとして機能するものである。従って、第２のエッチングストッパ膜４０のエッチング特性は、後工程において形成される圧縮応力膜４２のエッチング特性と異なっている。また、第２のエッチングストッパ膜４０のエッチング特性は、第１のエッチングストッパ膜３９のエッチング特性とも異なっている。第２のエッチングストッパ膜４０としては、例えばシリコン酸化膜を形成する。第２のエッチングストッパ膜４０は、例えばＴＥＯＳ（Tetraethoxysilane、テトラエトキシシラン）等を用いて形成される。第２のエッチングストッパ膜４０の膜厚は、例えば１０〜５０ｎｍの範囲内に設定することが好ましい。ここでは、第２のエッチングストッパ膜４０の膜厚を、例えば３０ｎｍ程度とする。
【０１１１】
次に、全面に、例えばスピンコート法により、フォトレジスト膜６０を形成する。
【０１１２】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜６０をパターニングする（図４（ｂ）参照）。これにより、ＮＭＯＳトランジスタ形成領域２を覆い、ＰＭＯＳトランジスタ形成領域４を露出するフォトレジスト膜６０が形成される。フォトレジスト膜６０のうちのＰＭＯＳトランジスタ形成領域４側の端面は、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界と一致する。
【０１１３】
次に、フォトレジスト膜６０をマスクとし、第１のエッチングストッパ膜３９をエッチングストッパとして、第２のエッチングストッパ膜４０を等方性エッチングする（図５（ａ）参照）。等方性エッチングを行うため、第２のエッチングストッパ膜４０のうちのフォトレジスト膜６０から露出している部分のみならず、第２のエッチングストッパ膜４０のうちのフォトレジスト膜６０により覆われている部分の一部もエッチングされる。即ち、ＮＭＯＳトランジスタ形成領域２内の第２のエッチングストッパ膜４０のうちのＰＭＯＳトランジスタ形成領域４に近接する部分が、半導体基板１０の表面に対して平行な方向にエッチングされる（サイドエッチング）。換言すれば、フォトレジスト膜６０の下に位置する第２のエッチングストッパ膜４０が、フォトレジスト膜６０の端部から所定の幅Ｘだけ半導体基板１０の表面に対して平行な方向にエッチングされる。
【０１１４】
第２のエッチングストッパ膜４０を等方性エッチングする際には、例えばウェットエッチングを用いることができる。エッチング液としては、例えば、フッ化水素酸とフッ化アンモニウムとを含むエッチング液が用いられる。エッチング液におけるフッ化水素酸の濃度は、例えば０．５ｗｔ％程度とする。また、エッチング液におけるフッ化アンモニウムの濃度は、例えば２０ｗｔ％程度とする。
【０１１５】
なお、エッチング液は、フッ化水素酸とフッ化アンモニウムとを含むエッチング液に限定されるものではない。但し、第２のエッチングストッパ膜４０に対するエッチングレートが、第１のエッチングストッパ膜３９に対するエッチングレートより十分に速くなるようなエッチング液を用いることが好ましい。第２のエッチングストッパ膜４０をエッチングする際に第１のエッチングストッパ膜３９が過度にエッチングされ、引張応力膜３８までもが過度に薄くなってしまった場合には、ＮＭＯＳトランジスタ３４のチャネル領域に十分な応力を印加することができなくなってしまうためである。
【０１１６】
なお、上記のようなエッチング液を用いた場合、引張応力膜３８に対する第２のエッチングストッパ膜４０のエッチングレートは、例えば０．９倍程度となる。このため、引張応力膜３８上に第１のエッチングストッパ膜３９が設けられていない場合には、第２のエッチングストッパ膜４０をサイドエッチングする際に、引張応力膜３８が過度にエッチングされてしまう。一方、第１のエッチングストッパ膜３９に対する第２のエッチングストッパ膜４０のエッチングレートは、上記のようなエッチング液を用いた場合には、例えば３倍程度となる。本実施形態では、第１のエッチングストッパ膜３９が引張応力膜３８上に設けられているため、引張応力膜３８がエッチングされるのを防止しつつ、第２のエッチングストッパ膜４０を確実にサイドエッチングすることができる。
【０１１７】
また、例えば、ケミカルドライエッチング法により、第２のエッチングストッパ膜４０を等方性エッチングしてもよい。即ち、例えばリモートプラズマ型のドライエッチング装置を用い、エッチングガスを励起してラジカルを発生させ、かかるラジカルを半導体基板上に照射することにより、第２のエッチングストッパ膜４０を等方性エッチングしてもよい。この場合にも、第２のエッチングストッパ膜４０に対するエッチングレートが、第１のエッチングストッパ膜３９に対するエッチングレートより十分に速くなるように、エッチングガス等を設定することが好ましい。
【０１１８】
サイドエッチング量Ｘ、即ち、第２のエッチングストッパ膜４０のＰＭＯＳトランジスタ形成領域４側の端面と、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界との間の距離Ｘは、以下のような点を考慮して設定される。
【０１１９】
即ち、距離Ｘがあまりに小さい場合には、後工程においてエッチングによりコンタクトホール４６ａを形成する際に、第２のエッチングストッパ膜４０によりエッチングが阻害されてしまうこととなる。第２のエッチングストッパ膜４０によりエッチングが阻害されるのを防止するためには、第２のエッチングストッパ膜４０のＰＭＯＳトランジスタ形成領域４側の端面の位置を、コンタクトホール４６ａから離間させることが好ましい。具体的には、距離Ｘをコンタクトホール４６ａの半径（Ｄ／２）より大きく設定することが好ましい。
【０１２０】
フォトレジスト膜６０をパターニングする際や、後工程においてコンタクトホール４６ａを形成するためのフォトレジスト膜６４をパターニングする際等には、フォトリソグラフィにおける位置合わせ誤差が生じる場合がある。コンタクトホール４６ａを形成する際に第２のエッチングストッパ膜４０によりエッチングが阻害されるのを確実に防止するためには、フォトリソグラフィにおける位置合わせ誤差をも考慮することがより好ましい。このため、フォトリソグラフィにおける位置合わせ誤差の最大値をＰとし、コンタクトホール４６ａの半径を（Ｄ／２）とすると、以下のような式（１）を満たすようにサイドエッチング量Ｘを設定することがより好ましい。
【０１２１】
（Ｄ／２）＋Ｐ ＜ Ｘ ・・・ （１）
上記の式（１）を満たすようにコンタクトホール４６ａの半径及びサイドエッチング量Ｘを設定すれば、コンタクトホール４６ａを形成する際に第２のエッチングストッパ膜４０によりエッチングが阻害されるのをより確実に防止することが可能となる。
【０１２２】
なお、上記の式（１）を満たすことは、本発明の効果を得るための必須の設定ではない。例えば図９（ａ）においてＤ／２＞Ｘとなったとしても、第２のエッチングストッパ膜４０を横方向にエッチングすることにより、コンタクトホールの開口面積が狭くなることを抑制する効果を得ることはできる。
【０１２３】
こうして、ＮＭＯＳトランジスタ形成領域２のうちのＰＭＯＳトランジスタ形成領域４に近接する部分を除く部分に第２のエッチングストッパ膜４０が残存する。即ち、第２のエッチングストッパ膜４０のＰＭＯＳトランジスタ形成領域４側の端面は、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界から離間した状態となる。第２のエッチングストッパ膜４０のＰＭＯＳトランジスタ形成領域４側の端面と、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界との間の距離Ｘは、例えば６０ｎｍ程度とする。
【０１２４】
次に、フォトレジスト膜６０をマスクとして、第１のエッチングストッパ膜３９及び引張応力膜３８を異方性エッチングする（図５（ｂ）参照）。異方性エッチングは、例えば、平行平板型のドライエッチング装置を用い、真空チャンバ内において行われる。エッチングする際の基板温度は、例えば２５℃程度とする。真空チャンバ内に導入するエッチングガスは、例えば、Ｃ４Ｆ８ガス、Ｃ４Ｆ６ガス、ＣＦ４ガス、ＣＨＦ３ガス、ＣＨ２Ｆ２ガス、ＣＨ３Ｆガス、Ｏ２ガス、ＣＯガス、Ａｒガスを任意の組み合わせで混合して用いることができる。例えば、エッチングガスとして、Ｃ４Ｆ８ガスとＯ２ガスとＡｒガスとの混合ガスを用いることができる。この場合、Ｃ４Ｆ８ガスとＯ２ガスとＡｒガスとの流量比は、例えば、（１〜２０）：（１〜２０）：（３００〜１０００）とする。Ｃ４Ｆ８ガスとＯ２ガスとＡｒガスとの混合ガスの総流量は、例えば３００〜１０００ｓｃｃｍの範囲内とする。チャンバ内の圧力は、例えば１０〜３００ｍＴｏｒｒとする。印加する高周波電力の周波数は、例えば１３．５６ＭＨｚとする。印加する高周波電力の大きさは、例えば１００〜１０００Ｗ程度とする。なお、エッチングの途中で、エッチングガスを他の組み合わせの混合ガスに切り換えるようにしてもよい。例えば、ＣＨ３ＦガスとＯ２ガスとＡｒガスとの混合ガスに切り換えるようにしてもよい。この場合、ＣＨ３ＦガスとＯ２ガスとＡｒガスとの流量比は、例えば、（５〜１００）：（１〜３００）：（０〜１０００）とする。ＣＨ３ＦガスとＯ２ガスとＡｒガスとの混合ガスの総流量は、例えば３００〜１０００ｓｃｃｍの範囲内とする。
【０１２５】
次に、例えばアッシングにより、フォトレジスト膜６０を除去する（図６（ａ）参照）。
【０１２６】
次に、全面に、例えばプラズマＣＶＤ法により、圧縮応力膜（第２の応力膜）４２を形成する（図６（ｂ）参照）。圧縮応力膜４２は、ＰＭＯＳトランジスタ３６のチャネル領域に圧縮応力を印加し、キャリア移動度の向上を図るものである。
【０１２７】
圧縮応力膜４２は、例えば以下のようにして形成することができる。即ち、圧縮応力膜４２は、例えば、平行平板型のプラズマＣＶＤ装置を用い、真空チャンバ内において形成される。圧縮応力膜４２を形成する際の基板温度は、例えば４００℃程度とする。真空チャンバ内には、例えば、Ｎ２ガス、Ｈ２ガス、ＮＨ３ガス、ＳｉＨ４ガス、及び、（ＣＨ３）３ＳｉＨガス（トリメチルシランガス）が同時に供給される。Ｎ２ガスの流量は、例えば５００〜３０００ｓｃｃｍとする。Ｈ２ガスの流量は、例えば５００〜３０００ｓｃｃｍとする。ＮＨ３ガスの流量は、例えば１００〜１０００ｓｃｃｍとする。ＳｉＨ４ガスの流量は、例えば２００〜５００ｓｃｃｍとする。（ＣＨ３）３ＳｉＨガスの流量は、例えば５０〜１５０ｓｃｃｍとする。チャンバ内の圧力は、例えば１〜１０Ｔｏｒｒとする。印加する高周波電力の周波数は、例えば１３．５６ＭＨｚとする。印加する高周波電力の大きさは、例えば１００〜５００Ｗ程度とする。圧縮応力膜４２の成膜時間、即ち、プラズマの励起時間は、例えば１０〜１００秒程度とする。こうして、シリコン窒化膜により形成された圧縮応力膜４２が形成される。圧縮応力膜４２の膜厚としては、例えば３０〜１００ｎｍの範囲内に設定することが好ましい。ここでは、圧縮応力膜４２の膜厚を、例えば８０ｎｍ程度とする。本実施形態では、引張応力膜３８を形成した後に、圧縮応力膜４２を形成しているため、圧縮応力膜４２が剥がれるのを防止し得る。
【０１２８】
次に、全面に、例えばスピンコート法により、フォトレジスト膜６２を形成する。
【０１２９】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜６２をパターニングする（図７（ａ）参照）。フォトレジスト膜６２は、ＰＭＯＳトランジスタ形成領域４のみならず、ＮＭＯＳトランジスタ形成領域２の一部をも覆うように形成される。具体的には、フォトレジスト膜６２は、ＰＭＯＳトランジスタ形成領域４を覆い、ＮＭＯＳトランジスタ形成領域２側の端面が第２のエッチングストッパ膜４０上に位置するように形成される。
【０１３０】
フォトレジスト膜６２のＮＭＯＳトランジスタ形成領域２側の端面と、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界との間の距離Ｙは、以下のような点を考慮して設定される。
【０１３１】
即ち、距離Ｙがあまりに小さい場合には、後工程において第２のエッチングストッパ膜４０をエッチングストッパとして圧縮応力膜４２をエッチングする際に、第２のエッチングストッパ膜４０が存在していない領域において、第１のエッチングストッパ膜３９や引張応力膜３８やシリサイド層３２までもがエッチングされてしまう虞がある。圧縮応力膜４２をエッチングする際に、引張応力膜３８やシリサイド層３２までもがエッチングされてしまうのを防止するためには、フォトレジスト膜６２のＮＭＯＳトランジスタ形成領域２側の縁部が、第２のエッチングストッパ膜４０上に位置することが好ましい。具体的には、距離Ｙを距離Ｘより大きく設定することが好ましい。
【０１３２】
フォトレジスト膜６２をパターニングする際には、フォトリソグラフィにおける位置合わせ誤差が生じる場合がある。圧縮応力膜４２をエッチングする際に引張応力膜３８までもがエッチングされるのを確実に防止するためには、フォトリソグラフィにおける位置合わせ誤差をも考慮することがより好ましい。このため、フォトリソグラフィにおける位置合わせ誤差の最大値をＱとすると、以下のような式（２）を満たすように距離Ｙを設定することがより好ましい。
【０１３３】
Ｙ−Ｑ ＞ Ｘ ・・・ （２）
上記の式（２）を満たすように距離Ｘ及び距離Ｙを設定すれば、圧縮応力膜４２をエッチングする際に引張応力膜３８やシリサイド層３２までもがエッチングされるのをより確実に防止することが可能となる。
【０１３４】
次に、フォトレジスト膜６２をマスクとし、第２のエッチングストッパ膜４０をエッチングストッパとして、圧縮応力膜４２を異方性エッチングする（図７（ｂ）参照）。異方性エッチングは、例えば、平行平板型のドライエッチング装置を用い、真空チャンバ内において行われる。エッチングする際の基板温度は、例えば２５℃程度とする。真空チャンバ内に導入するエッチングガスは、例えば、Ｃ４Ｆ８ガス、Ｃ４Ｆ６ガス、ＣＦ４ガス、ＣＨＦ３ガス、ＣＨ２Ｆ２ガス、ＣＨ３Ｆガス、Ｏ２ガス、ＣＯガス、Ａｒガスを任意の組み合わせで混合して用いることができる。例えば、エッチングガスとして、Ｃ４Ｆ８ガスとＯ２ガスとＡｒガスとの混合ガスを用いることができる。この場合、Ｃ４Ｆ８ガスとＯ２ガスとＡｒガスとの流量比は、例えば、（１〜２０）：（１〜２０）：（３００〜１０００）とする。Ｃ４Ｆ８ガスとＯ２ガスとＡｒガスとの混合ガスの総流量は、例えば３００〜１０００ｓｃｃｍの範囲内とする。チャンバ内の圧力は、例えば１０〜３００ｍＴｏｒｒとする。印加する高周波電力の周波数は、例えば１３．５６ＭＨｚとする。印加する高周波電力の大きさは、例えば１００〜１０００Ｗ程度とする。なお、エッチングの途中で、エッチングガスを他の組み合わせの混合ガスに切り換えるようにしてもよい。例えば、ＣＨ３ＦガスとＯ２ガスとＡｒガスとの混合ガスに切り換えるようにしてもよい。この場合、ＣＨ３ＦガスとＯ２ガスとＡｒガスとの流量比は、例えば、（５〜１００）：（１〜３００）：（０〜１０００）とする。ＣＨ３ＦガスとＯ２ガスとＡｒガスとの混合ガスの総流量は、例えば３００〜１０００ｓｃｃｍの範囲内とする。
【０１３５】
次に、例えばアッシングにより、フォトレジスト膜６２を除去する（図８（ａ）参照）。
こうして、ＮＭＯＳトランジスタ形成領域２側の端面が第２のエッチングストッパ膜４０上に位置するように、圧縮応力膜４２が形成される。即ち、圧縮応力膜４２の一部が引張応力膜３８の一部及び第２のエッチングストッパ膜４０の一部と重なり合うように、圧縮応力膜４２が形成される。圧縮応力膜４２のＮＭＯＳトランジスタ形成領域２側の端面と、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界との間の距離Ｙは、距離Ｘより大きく設定される。圧縮応力膜４２のＮＭＯＳトランジスタ形成領域２側の端面と、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界との間の距離Ｙは、例えば８０ｎｍ程度とする。
【０１３６】
次に、全面に、例えばＣＶＤ法により、層間絶縁膜４４を形成する（図８（ｂ）参照）。層間絶縁膜４４の膜厚は、例えば２００〜５００ｎｍの範囲内に設定することが好ましい。ここでは、層間絶縁膜４４の膜厚を、例えば４００ｎｍ程度とする。層間絶縁膜４４としては、例えばシリコン酸化膜やＰＳＧ（Phospho Silicate Glass）膜等を形成する。
【０１３７】
次に、例えばＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、層間絶縁膜４４の表面を平坦化する。
【０１３８】
次に、例えばスピンコート法により、フォトレジスト膜６４を形成する（図９（ａ）参照）。
【０１３９】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜６４に開口部６６ａ〜６６ｃを形成する。開口部６６ａは、コンタクトホール４６ａを形成するためのものである。コンタクトホール４６ａを形成するための開口部６６の半径（Ｄ／２）は、距離Ｘより小さく設定される。より好ましくは、コンタクトホール４６ａを形成するための開口部６６の半径（Ｄ／２）は、上記の式（１）を満たすように設定される。ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０の上方に開口部６６ａの中心が位置するように、開口部６６ａを形成する。開口部６６ｂ、６６ｃは、それぞれコンタクトホール４６ｂ、４６ｃを形成するためのものである。開口部６６ｂ、６６ｃは、それぞれシリサイド層３２の上方に位置するように形成される。ここでは、開口部６６ａの直径Ｄを、例えば８０ｎｍ程度とする。
【０１４０】
次に、フォトレジスト膜６４をマスクとして、層間絶縁膜４４、圧縮応力膜４２、第１のエッチングストッパ膜３９及び引張応力膜３８をエッチングする。エッチングは、例えば、平行平板型のドライエッチング装置を用い、真空チャンバ内において行われる。エッチングする際の基板温度は、例えば２５℃程度とする。真空チャンバ内に導入するエッチングガスは、例えば、Ｃ４Ｆ８ガス、Ｃ４Ｆ６ガス、ＣＦ４ガス、ＣＨＦ３ガス、ＣＨ２Ｆ２ガス、ＣＨ３Ｆガス、Ｏ２ガス、ＣＯガス、Ａｒガスを任意の組み合わせで混合して用いることができる。
【０１４１】
具体的には、層間絶縁膜４４をエッチングする際には、エッチングガスとして、例えばＣ４Ｆ６ガスとＯ２ガスとＡｒガスとの混合ガスを用いることができる。この場合、Ｃ４Ｆ６ガスとＯ２ガスとＡｒガスとの流量比は、例えば、（１〜５０）：（１〜５０）：（３００〜１０００）とする。Ｃ４Ｆ６ガスとＯ２ガスとＡｒガスとの混合ガスの総流量は、例えば３００〜１０００ｓｃｃｍの範囲内とする。チャンバ内の圧力は、例えば１０〜３００ｍＴｏｒｒとする。印加する高周波電力の周波数は、例えば１３．５６ＭＨｚとする。印加する高周波電力の大きさは、例えば１００〜１０００Ｗ程度とする。
【０１４２】
また、圧縮応力膜４２、第１のエッチングストッパ膜３９及び引張応力膜３８をエッチングする際には、エッチングガスとして、例えばＣＨ３ＦガスとＯ２ガスとＡｒガスとの混合ガスを用いることができる。この場合、ＣＨ３ＦガスとＯ２ガスとＡｒガスとの流量比は、例えば、（５〜１００）：（１〜３００）：（０〜１０００）とする。ＣＨ３ＦガスとＯ２ガスとＡｒガスとの混合ガスの総流量は、例えば３００〜１０００ｓｃｃｍの範囲内とする。チャンバ内の圧力は、例えば１０〜３００ｍＴｏｒｒとする。印加する高周波電力の周波数は、例えば１３．５６ＭＨｚとする。印加する高周波電力の大きさは、例えば１００〜１０００Ｗ程度とする。
【０１４３】
こうして、層間絶縁膜４４、圧縮応力膜４２、第１のエッチングストッパ膜３９及び引張応力膜３８には、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に達するようにコンタクトホール４６ａが形成される。コンタクトホール４６ａは、層間絶縁膜４４、圧縮応力膜４２、第１のエッチングストッパ膜３９及び引張応力膜３８を貫通する。コンタクトホール４６ａの上部の直径Ｄは、例えば８０ｎｍ程度となる。
【０１４４】
ＮＭＯＳトランジスタ形成領域２における層間絶縁膜４４、第２のエッチングストッパ膜４０、第１のエッチングストッパ膜３９及び引張応力膜３８には、ＮＭＯＳトランジスタ３４のソース／ドレイン電極３２に達するコンタクトホール４６ｂが形成される。また、ＰＭＯＳトランジスタ形成領域４における層間絶縁膜４４及び圧縮応力膜４２には、ＮＭＯＳトランジスタ３６のソース／ドレイン電極３２に達するコンタクトホール４６ｃが形成されている。
【０１４５】
第２のエッチングストッパ膜４０のうちのＰＭＯＳトランジスタ形成領域４側の端面は、コンタクトホール４６ａが形成される箇所から離間しているため、コンタクトホール４６ａを形成する際に第２のエッチングストッパ膜４０によりエッチングが阻害されることがない。従って、本実施形態によれば、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に達するコンタクトホール４６ａを、確実に形成することができる。
【０１４６】
本実施形態では、第１のエッチングストッパ膜３９として、圧縮応力膜４２と同様の膜を用いているため、コンタクトホール４６ａを形成する際における第１のエッチングストッパ膜３９と圧縮応力膜４２のエッチング特性は同様である。一方、コンタクトホール４６ａを形成する際における引張応力膜３８のエッチングレートと圧縮応力膜３９，４２のエッチングレートとは互いに若干異なる。しかしながら、引張応力膜３８のエッチングレートと圧縮応力膜３９，４２のエッチングレートとの差は、第２のエッチングストッパ膜４０のエッチングレートと応力膜３８，３９，４２のエッチングレートとの差と比較して無視できるほど小さい。従って、引張応力膜３８のエッチングレートと圧縮応力膜３９，４２とのエッチングレートとが互いに若干異なっていても、コンタクトホール４６ａの形成が阻害されることはなく、特段の問題はない。
【０１４７】
この後、例えばアッシングにより、フォトレジスト膜６４を除去する。
【０１４８】
次に、全面に、例えばスパッタリング法により、バリアメタル膜４８を形成する。バリアメタル膜４８は、例えばＴｉ膜（図示せず）とＴｉＮ膜（図示せず）とを順次積層することにより形成されている。Ｔｉ膜の膜厚は、例えば３〜１０ｎｍ程度とする。ＴｉＮ膜の膜厚は、例えば３〜１０ｎｍ程度とする。
【０１４９】
次に、全面に、例えばＣＶＤ法により、導電膜を形成する。導電膜は、導体プラグ５０ａ〜５０ｃとなるものである。導電膜としては、例えばタングステン膜を形成する。導電膜の膜厚は、例えば５０〜４００ｎｍ程度とする。
【０１５０】
次に、例えばＣＭＰ法により、層間絶縁膜４４の表面が露出するまで導電膜及びバリアメタル膜４８を研磨する。これにより、バリアメタル膜４８が形成されたコンタクトホール４６ａ〜４６ｃ内に、それぞれ導体プラグ５０ａ〜５０ｃが埋め込まれる（図９（ｂ）参照）。導体プラグ５０ａは、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に接続される。導体プラグ５０ｂは、ＮＭＯＳトランジスタ３４のソース／ドレイン電極３２に接続される。導体プラグ５０ｃは、ＰＭＯＳトランジスタ３６のソース／ドレイン電極３２に接続される。
【０１５１】
次に、全面に、例えばＣＶＤ法により、層間絶縁膜５２を形成する（図１０参照）。層間絶縁膜５２としては、例えばシリコン酸化膜を形成する。層間絶縁膜５２の膜厚は、例えば１００〜２００ｎｍとする。
【０１５２】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜５２に配線５８を埋め込むための溝５４を形成する。溝５４の底面には、導体プラグ５０ａ〜５０ｃの上面が露出する。
【０１５３】
次に、全面に、例えばスパッタリング法により、バリアメタル膜５６を形成する。バリアメタル膜５６としては、例えばＴａ膜が形成される。
【０１５４】
次に、全面に、例えばスパッタリング法により、シード層（図示せず）を形成する。かかるシード層は、後工程において導電膜を電気めっき法により埋め込み性良く形成するために用いられるものである。シード層としては、例えばＣｕ膜を形成する。シード層の膜厚は、例えば１〜１０ｎｍ程度とする。
【０１５５】
次に、全面に、例えば電気めっき法により、導電膜を形成する。導電膜としては、例えばＣｕ膜を形成する。導電膜の膜厚は、例えば５０〜４００ｎｍとする。
【０１５６】
次に、例えばＣＭＰ法により、層間絶縁膜５２の表面が露出するまで、導電膜、シード層及びバリアメタル膜５６を研磨する。これにより、バリアメタル膜５６が形成された溝５４内に、導電膜により形成された配線５８が埋め込まれる。
【０１５７】
こうして、本実施形態による半導体装置が製造される。
【０１５８】
このように、本実施形態によれば、ＰＭＯＳトランジスタ形成領域４内の第２のエッチングストッパ膜４０をエッチングする際に、ＮＭＯＳトランジスタ形成領域２内の第２のエッチングストッパ膜４０の一部をもサイドエッチングする。このため、本実施形態によれば、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に達するコンタクトホール４６ａを形成する際に、第２のエッチングストッパ膜４０によりエッチングが阻害されることがない。即ち、コンタクトホール４６ａをエッチングにより形成する際に、第２のエッチングストッパ膜４０によりエッチングが阻害されることなく、層間絶縁膜４４、圧縮応力膜４２、第１のエッチングストッパ膜３９及び引張応力膜３８がエッチングされる。従って、本実施形態によれば、良好なコンタクトホール４６ａを形成することができ、導体プラグ５０ａとゲート配線２０とを確実に接続することができる。しかも、本実施形態によれば、引張応力膜３８上に第１のエッチングストッパ膜３９が形成されているため、第２のエッチングストッパ膜４０をサイドエッチングする際に、引張応力膜３９がエッチングされるのを防止し得る。しかも、かかる第１のエッチングストッパ膜３９は、コンタクトホール４６ａを形成する際に、圧縮応力膜４２と一緒にエッチングし得るため、コンタクトホール４６ａの形成を阻害することもない。しかも、本実施形態によれば、引張応力膜３８を形成した後に、圧縮応力膜４２が形成されているため、圧縮応力膜４２が剥がれるのも防止し得る。従って、本実施形態によれば、信頼性の高い半導体装置を高い製造歩留まりで製造することができる。
【０１５９】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０１６０】
例えば、上記実施形態では、第１のエッチングストッパ膜３９として、圧縮応力膜４２と同様の膜を用いる場合を例に説明したが、第１のエッチングストッパ膜３９は、圧縮応力膜４２と同様の膜に限定されるものではない。応力とフッ酸耐性とは必ずしも直接には関係しないため、第１のエッチングストッパ膜３９は、小さい応力しか生じさせない膜や、応力を生じさせない膜であってもよい。また、上記実施形態では、第１のエッチングストッパ膜３９として、シリコン窒化膜を用いる場合を例に説明したが、第１のエッチングストッパ膜３９は、シリコン窒化膜に限定されるものではない。第２のエッチングストッパ膜４０をエッチングする際に、エッチングストッパとなり得る膜を、第１のエッチングストッパ膜３９として適宜用いることができる。但し、第１のエッチングストッパ膜３９は、コンタクトホール４６ａを形成する際に、圧縮応力膜４２や引張応力膜３８と一緒にエッチングされる膜であることが好ましい。例えば、第１のエッチングストッパ膜３９として、圧縮応力膜ではない、一般的なＳｉＣＮ膜を用いてもよい。第１のエッチングストッパ膜３９として、一般的なＳｉＣＮ膜を用いる場合、かかるＳｉＣＮ膜における炭素濃度は、例えば１〜３０％程度とすることができる。炭素を含有するシリコン窒化膜はフッ酸耐性が高いため、圧縮応力膜ではない一般的なＳｉＣＮ膜も、圧縮応力膜と同様に、フッ酸耐性が高い。従って、第１のエッチングストッパ膜３９として、圧縮応力膜ではない、一般的なＳｉＣＮ膜を用いてもよい。また、第１のエッチングストッパ膜３９として、引張応力膜３８より膜密度が高い膜を適宜用いてもよい。膜密度が高い膜は、膜密度が低い膜と比較して、フッ酸耐性が高いためである。
【０１６１】
また、上記実施形態では、第１のエッチングストッパ膜３９や圧縮応力膜４２を形成する際に、炭素を含む原料ガスとして、（ＣＨ３）３ＳｉＨガス（トリメチルシランガス）を用いる場合を例に説明したが、炭素を含む原料ガスはこれに限定されるものではない。第１のエッチングストッパ膜３９や圧縮応力膜４２を形成する際に、炭素を含む原料ガスとして、Ｓｉ（ＣＨ３）４ガス（テトラメチルシランガス）等を用いてもよい。
【０１６２】
また、上記実施形態では、引張応力膜３８としてシリコン窒化膜を形成したが、引張応力膜３８はシリコン窒化膜に限定されるものではない。領域２内に形成されるトランジスタのチャネル領域に応力を印加し得る膜を適宜形成すればよい。
【０１６３】
また、上記実施形態では、圧縮応力膜４２としてシリコン窒化膜を形成したが、圧縮応力膜４２はシリコン窒化膜に限定されるものではない。領域４内に形成されるトランジスタのチャネル領域に応力を印加し得る膜を適宜形成すればよい。
【０１６４】
また、上記実施形態では、第２のエッチングストッパ膜４０としてシリコン酸化膜を形成したが、第２のエッチングストッパ膜４０はシリコン酸化膜に限定されるものではない。圧縮応力膜４２とエッチング特性が異なり、且つ、第１のエッチングストッパ膜３９とエッチング特性が異なる膜を、適宜第２のエッチングストッパ膜４０として用いることができる。
【０１６５】
また、上記実施形態では、ポリシリコン膜により形成されたゲート配線２０にドーパント不純物を適宜導入することによりゲート電極２０ａ、２０ｂを形成したが、ゲート配線２０の材料はこれに限定されるものではない。例えば、ゲート配線２０を金属膜により形成してもよい。
【０１６６】
上記実施形態に関し、更に以下の付記を開示する。
【０１６７】
（付記１）
半導体基板の第１の領域内及び第２の領域内にゲート配線を連続的に形成し、前記ゲート配線の一部である第１のゲート電極を有する第１のトランジスタを前記第１の領域内に形成するとともに、前記ゲート配線の他の一部である第２のゲート電極を有する第２のトランジスタを前記第２の領域内に形成する工程と、
前記半導体基板上に、前記第１のトランジスタ及び前記第２のトランジスタを覆うように、第１の応力膜を形成する工程と、
前記第１の応力膜上に、第１のエッチングストッパ膜を形成する工程と、
前記第１のエッチングストッパ膜上に、前記第１のエッチングストッパ膜とエッチング特性が異なる第２のエッチングストッパ膜を形成する工程と、
前記第１の領域を覆い、前記第２の領域を露出する第１のマスク層を形成する工程と、
前記第１のマスク層をマスクとし、前記第１のエッチングストッパ膜をストッパとして、前記第２の領域内の前記第２のエッチングストッパ膜をエッチング除去し、更に、前記第１のマスク層の下に位置する前記第２のエッチングストッパ膜を、等方性エッチングする工程と、
前記第１のマスク層をマスクとして、前記第２の領域内の前記第１のエッチングストッパ膜及び前記第１の応力膜をエッチング除去する工程と、
前記半導体基板上に、前記第２のエッチングストッパ膜とエッチング特性が異なる第２の応力膜を、前記第２のトランジスタ、前記第１の応力膜、前記第１のエッチングストッパ膜及び前記第２のエッチングストッパ膜を覆うように形成する工程と、
前記第２の領域を覆い、前記第１の領域側の端面が前記第２のエッチングストッパ膜上に位置する第２のマスク層を、前記第２の応力膜上に形成する工程と、
前記第２のマスク層をマスクとして、前記第２の応力膜の一部が前記第１の応力膜の一部及び前記第２のエッチングストッパ膜の一部と重なり合うように、前記第２の応力膜をエッチングする工程と、
前記半導体基板上に、前記第１の応力膜、前記第２の応力膜、前記第１のエッチングストッパ膜及び前記第２のエッチングストッパ膜を覆うように絶縁膜を形成する工程と、
前記絶縁膜、第２の応力膜、前記第１のエッチングストッパ膜及び前記第１の応力膜を貫通するコンタクトホールを、前記第１の領域と前記第２の領域との境界部における前記ゲート配線に達するように形成する工程と、
前記コンタクトホール内に導体プラグを埋め込む工程と
を有することを特徴とする半導体装置の製造方法。
【０１６８】
（付記２）
付記１記載の半導体装置の製造方法において、
前記第１のマスク層の下に位置する前記第２のエッチングストッパ膜を等方性エッチングする際には、フッ酸を含むエッチング液を用いてエッチングする
ことを特徴とする半導体装置の製造方法。
【０１６９】
（付記３）
付記１又は２記載の半導体装置の製造方法において、
前記第１の応力膜は、シリコン窒化膜であり、
前記第２のエッチングストッパ膜は、シリコン酸化膜であり、
前記第１のエッチングストッパ膜は、前記第１の応力膜より炭素の含有率が高いシリコン窒化膜である
ことを特徴とする半導体装置の製造方法。
【０１７０】
（付記４）
付記１又は２記載の半導体装置の製造方法において、
前記第１の応力膜は、シリコン窒化膜であり、
前記第２のエッチングストッパ膜は、シリコン酸化膜であり、
前記第１のエッチングストッパ膜は、前記第１の応力膜より膜密度が高いシリコン窒化膜である
ことを特徴とする半導体装置の製造方法。
【０１７１】
（付記５）
付記１乃至４のいずれかに記載の半導体装置の製造方法において、
前記第２の応力膜は、シリコン窒化膜である
ことを特徴とする半導体装置の製造方法。
【０１７２】
（付記６）
付記１乃至５のいずれかに記載の半導体装置の製造方法において、
前記第１の応力膜は、引張応力膜であり、
前記第１のエッチングストッパ膜及び前記第２の応力膜は、圧縮応力膜である
ことを特徴とする半導体装置の製造方法。
【０１７３】
（付記７）
付記１乃至６のいずれかに記載の半導体装置の製造方法において、
前記第１のエッチングストッパ膜の膜厚は、前記第１の応力膜の膜厚より小さい
ことを特徴とする半導体装置の製造方法。
【０１７４】
（付記８）
付記７記載の半導体装置の製造方法において、
前記第１のエッチングストッパ膜の膜厚は、前記第１の応力膜の膜厚の２分の１以下である
ことを特徴とする半導体装置の製造方法。
【０１７５】
（付記９）
付記１乃至８のいずれかに記載の半導体装置の製造方法において、
前記第１のトランジスタは、ＮＭＯＳトランジスタであり、
前記第２のトランジスタは、ＰＭＯＳトランジスタである
ことを特徴とする半導体装置の製造方法。
【０１７６】
（付記１０）
半導体基板の第１の領域内及び第２の領域内に連続的に形成されたゲート配線と、
前記第１の領域内に形成され、前記ゲート配線の一部である第１のゲート電極と、前記第１のゲート電極の両側の前記半導体基板内に形成された第１のソース／ドレイン拡散層とを有する第１のトランジスタと、
前記第２の領域内に形成され、前記ゲート配線の他の一部である第２のゲート電極と、前記第２のゲート電極の両側の前記半導体基板内に形成された第２のソース／ドレイン拡散層とを有する第２のトランジスタと、
前記第１の領域内における前記半導体基板上に、前記第１のトランジスタを覆うように形成された第１の応力膜と、
前記第１の応力膜上に形成された第１のエッチングストッパ膜と、
前記第１のエッチングストッパ膜とエッチング特性が異なり、前記第１の領域上のうちの前記第２の領域に近接する部分を除く部分に形成された第２のエッチングストッパ膜と、
前記第２の領域内における前記半導体基板上に前記第２のトランジスタを覆うように形成され、前記第１の領域側の縁部が前記第１の応力膜の一部、前記第１のエッチングストッパ膜の一部及び前記第２のエッチングストッパ膜の一部と重なり合っている第２の応力膜と、
前記半導体基板上に、前記第１の応力膜、前記第１のエッチングストッパ膜、前記第２のエッチングストッパ膜及び前記第２の応力膜を覆うように形成された絶縁膜と、
前記絶縁膜、前記第２の応力膜、前記第１のエッチングストッパ膜及び前記第１の応力膜を貫通し、前記第１の領域と前記第２の領域との境界部における前記ゲート配線に達するコンタクトホール内に埋め込まれた導体プラグとを有し、
前記第２のエッチングストッパ膜のうちの前記第２の領域側の端面は、前記第１の応力膜の前記第２の領域側の端面よりも後退している
ことを特徴とする半導体装置。
【０１７７】
（付記１１）
付記１０記載の半導体装置において、
前記第１の応力膜は、シリコン窒化膜であり、
前記第２のエッチングストッパ膜は、シリコン酸化膜であり、
前記第１のエッチングストッパ膜は、前記第１の応力膜より炭素の含有率が高いシリコン窒化膜である
ことを特徴とする半導体装置。
【０１７８】
（付記１２）
付記１０記載の半導体装置において、
前記第１の応力膜は、シリコン窒化膜であり、
前記第２のエッチングストッパ膜は、シリコン酸化膜であり、
前記第１のエッチングストッパ膜は、前記第１の応力膜より膜密度が高いシリコン窒化膜である
ことを特徴とする半導体装置。
【０１７９】
（付記１３）
付記１０乃至１２のいずれかに記載の半導体装置において、
前記第２の応力膜は、シリコン窒化膜である
ことを特徴とする半導体装置。
【０１８０】
（付記１４）
付記１０乃至１３のいずれかに記載の半導体装置において、
前記第１の応力膜は、引張応力膜であり、
前記第１のエッチングストッパ膜及び前記第２の応力膜は、圧縮応力膜である
ことを特徴とする半導体装置。
【０１８１】
（付記１５）
付記１０乃至１４のいずれかに記載の半導体装置において、
前記第１のエッチングストッパ膜の膜厚は、前記第１の応力膜の膜厚より小さい
ことを特徴とする半導体装置。
【０１８２】
（付記１６）
付記１５記載の半導体装置において、
前記第１のエッチングストッパ膜の膜厚は、前記第１の応力膜の膜厚の２分の１以下である
ことを特徴とする半導体装置。
【０１８３】
（付記１７）
付記１０乃至１６のいずれかに記載の半導体装置において、
前記第１のトランジスタは、ＮＭＯＳトランジスタであり、
前記第２のトランジスタは、ＰＭＯＳトランジスタである
ことを特徴とする半導体装置。
【符号の説明】
【０１８４】
２…ＮＭＯＳトランジスタ形成領域
４…ＰＭＯＳトランジスタ形成領域
１０…半導体基板
１２ａ、１２ｂ…素子領域
１４…素子分離領域
１６Ｎ…Ｎ型ウェル
１６Ｐ…Ｐ型ウェル
１８…ゲート絶縁膜
２０…ゲート配線
２０ａ、２０ｂ…ゲート電極
２１…幅広部
２２…サイドウォール絶縁膜
２４ａ…低濃度不純物領域、エクステンション領域
２４ｂ…高濃度不純物領域
２６…ソース／ドレイン拡散層
２８ａ…低濃度不純物領域、エクステンション領域
２８ｂ…高濃度不純物領域
３０…ソース／ドレイン拡散層
３２…シリサイド層
３４…ＮＭＯＳトランジスタ
３６…ＰＭＯＳトランジスタ
３８…引張応力膜
３９…第１のエッチングストッパ膜
４０…第２のエッチングストッパ膜
４２…圧縮応力膜
４４…層間絶縁膜
４６ａ〜４６ｃ…コンタクトホール
４８…バリアメタル膜
５０ａ〜５０ｃ…導体プラグ
５２…層間絶縁膜
５４…溝
５６…バリアメタル膜
５８…配線
６０…フォトレジスト膜
６２…フォトレジスト膜
６４…フォトレジスト膜
６６ａ〜６６ｃ…開口部
１０２…ＰＭＯＳトランジスタ形成領域
１０４…ＮＭＯＳトランジスタ形成領域
１２０…ゲート配線
１２０ａ、１２０ｂ…ゲート電極
１３２…シリサイド層
１３８…圧縮応力膜
１４０…エッチングストッパ膜
１４２…引張応力膜
１４４…層間絶縁膜
１４６…コンタクトホール
１６４…フォトレジスト膜
１６６…開口部
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近時、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを有するＣＭＯＳ回路を含む半導体装置が注目されている。
【０００３】
かかる半導体装置においては、例えば、ＰＭＯＳトランジスタ形成領域内及びＮＭＯＳトランジスタ形成領域内に連続的にゲート配線が形成される。ゲート配線のうちのＰＭＯＳトランジスタ形成領域内の部分は、ＰＭＯＳトランジスタのゲート電極として機能する。ゲート配線のうちのＮＭＯＳトランジスタ形成領域内の部分は、ＮＭＯＳトランジスタのゲート電極として機能する。
【０００４】
ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが形成された半導体基板上には、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを覆うように層間絶縁膜が形成される。層間絶縁膜にはゲート配線に達するコンタクトホールが形成され、かかるコンタクトホール内に導体プラグが埋め込まれる。
【０００５】
また、ＰＭＯＳトランジスタのキャリア移動度を向上させるための方法として、ＰＭＯＳトランジスタのチャネル領域に圧縮応力が印加されるように、ＰＭＯＳトランジスタを覆う絶縁膜（圧縮応力膜）を形成する方法がある。また、ＮＭＯＳトランジスタのキャリア移動度を向上させるための方法として、ＮＭＯＳトランジスタのチャネル領域に引っ張り応力が印加されるように、ＮＭＯＳトランジスタを覆う絶縁膜（引張応力膜）を形成する方法がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２０８１６６号公報
【特許文献２】特開２００８−１６８５３号公報
【特許文献３】特開２００７−２３５０７４号公報
【特許文献４】特開２００８−１２４１３３号公報
【特許文献５】特開２００９−２０６４６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、提案されている技術では、ゲート電極へのコンタクト不良が発生する場合があった。
【０００８】
本発明の目的は、ゲート電極へのコンタクト不良を抑制することにある。
【課題を解決するための手段】
【０００９】
実施形態の一観点によれば、半導体基板の第１の領域内及び第２の領域内にゲート配線を連続的に形成し、前記ゲート配線の一部である第１のゲート電極を有する第１のトランジスタを前記第１の領域内に形成するとともに、前記ゲート配線の他の一部である第２のゲート電極を有する第２のトランジスタを前記第２の領域内に形成する工程と、前記半導体基板上に、前記第１のトランジスタ及び前記第２のトランジスタを覆うように、第１の応力膜を形成する工程と、前記第１の応力膜上に、第１のエッチングストッパ膜を形成する工程と、前記第１のエッチングストッパ膜上に、前記第１のエッチングストッパ膜とエッチング特性が異なる第２のエッチングストッパ膜を形成する工程と、前記第１の領域を覆い、前記第２の領域を露出する第１のマスク層を形成する工程と、前記第１のマスク層をマスクとし、前記第１のエッチングストッパ膜をストッパとして、前記第２の領域内の前記第２のエッチングストッパ膜をエッチング除去し、更に、前記第１のマスク層の下に位置する前記第２のエッチングストッパ膜を、等方性エッチングする工程と、前記第１のマスク層をマスクとして、前記第２の領域内の前記第１のエッチングストッパ膜及び前記第１の応力膜をエッチング除去する工程と、前記半導体基板上に、前記第２のエッチングストッパ膜とエッチング特性が異なる第２の応力膜を、前記第２のトランジスタ、前記第１の応力膜、前記第１のエッチングストッパ膜及び前記第２のエッチングストッパ膜を覆うように形成する工程と、前記第２の領域を覆い、前記第１の領域側の端面が前記第２のエッチングストッパ膜上に位置する第２のマスク層を、前記第２の応力膜上に形成する工程と、前記第２のマスク層をマスクとして、前記第２の応力膜の一部が前記第１の応力膜の一部及び前記第２のエッチングストッパ膜の一部と重なり合うように、前記第２の応力膜をエッチングする工程と、前記半導体基板上に、前記第１の応力膜、前記第２の応力膜、前記第１のエッチングストッパ膜及び前記第２のエッチングストッパ膜を覆うように絶縁膜を形成する工程と、前記絶縁膜、第２の応力膜、前記第１のエッチングストッパ膜及び前記第１の応力膜を貫通するコンタクトホールを、前記第１の領域と前記第２の領域との境界部における前記ゲート配線に達するように形成する工程と、前記コンタクトホール内に導体プラグを埋め込む工程とを有することを特徴とする半導体装置の製造方法が提供される。
【００１０】
実施形態の他の観点によれば、半導体基板の第１の領域内及び第２の領域内に連続的に形成されたゲート配線と、前記第１の領域内に形成され、前記ゲート配線の一部である第１のゲート電極と、前記第１のゲート電極の両側の前記半導体基板内に形成された第１のソース／ドレイン拡散層とを有する第１のトランジスタと、前記第２の領域内に形成され、前記ゲート配線の他の一部である第２のゲート電極と、前記第２のゲート電極の両側の前記半導体基板内に形成された第２のソース／ドレイン拡散層とを有する第２のトランジスタと、前記第１の領域内における前記半導体基板上に、前記第１のトランジスタを覆うように形成された第１の応力膜と、前記第１の応力膜上に形成された第１のエッチングストッパ膜と、前記第１のエッチングストッパ膜とエッチング特性が異なり、前記第１の領域上のうちの前記第２の領域に近接する部分を除く部分に形成された第２のエッチングストッパ膜と、前記第２の領域内における前記半導体基板上に前記第２のトランジスタを覆うように形成され、前記第１の領域側の縁部が前記第１の応力膜の一部、前記第１のエッチングストッパ膜の一部及び前記第２のエッチングストッパ膜の一部と重なり合っている第２の応力膜と、前記半導体基板上に、前記第１の応力膜、前記第１のエッチングストッパ膜、前記第２のエッチングストッパ膜及び前記第２の応力膜を覆うように形成された絶縁膜と、前記絶縁膜、前記第２の応力膜、前記第１のエッチングストッパ膜及び前記第１の応力膜を貫通し、前記第１の領域と前記第２の領域との境界部における前記ゲート配線に達するコンタクトホール内に埋め込まれた導体プラグとを有し、前記第２のエッチングストッパ膜のうちの前記第２の領域側の端面は、前記第１の応力膜の前記第２の領域側の端面よりも後退していることを特徴とする半導体装置が提供される。
【発明の効果】
【００１１】
開示の半導体装置及びその製造方法によれば、第１のマスク層をマスクとして第２の領域内の第２のエッチングストッパ膜をエッチングする際に、第１の領域内の第２のエッチングストッパ膜の一部をも半導体基板の表面に対して平行な方向にエッチングする。このため、第１の領域と第２の領域との境界部におけるゲート配線に達するコンタクトホールを形成する際に、第２のエッチングストッパ膜によりエッチングが阻害されることを抑制する。しかも、第１の応力膜上に第１のエッチングストッパ膜が形成されているため、第２のエッチングストッパ膜をエッチングする際に、第１の応力膜がエッチングされるのを抑制し得る。しかも、かかる第１のエッチングストッパ膜は、コンタクトホールを形成する際に、第１の応力膜や第２の応力膜と一緒にエッチングし得る。
【図面の簡単な説明】
【００１２】
【図１】一実施形態による半導体装置を示す断面図である。
【図２】一実施形態による半導体装置を示す平面図である。
【図３】一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図４】一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図５】一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図６】一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図７】一実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図８】一実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図９】一実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１０】一実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１１】ＣＭＯＳ回路のゲート配線にコンタクトホールを形成する場合を示す工程断面図（その１）である。
【図１２】ＣＭＯＳ回路のゲート配線にコンタクトホールを形成する場合を示す工程断面図（その２）である。
【発明を実施するための形態】
【００１３】
図１１及び図１２は、ＣＭＯＳ回路のゲート配線にコンタクトホールを形成する場合を示す工程断面図である。なお、図１１及び図１２においては、ゲート配線１２０より下の部分については省略されている。
【００１４】
ＰＭＯＳトランジスタ形成領域１０２内及びＮＭＯＳトランジスタ形成領域１０４内には、ＰＭＯＳトランジスタのゲート電極１２０ａとＮＭＯＳトランジスタのゲート電極１２０ｂとを含むゲート配線１２０が形成される（図１１（ａ）参照）。ゲート配線１２０の上部には、シリサイド層１３２が形成される。ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが形成された半導体基板（図示せず）上には、全面に、圧縮応力膜１３８が形成される。圧縮応力膜１３８上には、例えばシリコン酸化膜のエッチングストッパ膜１４０が形成される。エッチングストッパ膜１４０上には、ＰＭＯＳトランジスタ形成領域１０２を覆い、ＮＭＯＳトランジスタ形成領域４を露出するフォトレジスト膜１６０が形成される。
【００１５】
次に、図１１（ｂ）に示すように、フォトレジスト膜１６０をマスクとして、エッチングストッパ膜１４０及び圧縮応力膜１３８をエッチングする。
【００１６】
次に、図１１（ｃ）に示すように、全面に、引張応力膜１４２を形成する。
【００１７】
次に、引張応力膜１４２上に、フォトレジスト膜１６２を形成する。フォトレジスト膜１６２は、ＮＭＯＳトランジスタ形成領域１０４のみならず、ＰＭＯＳトランジスタ形成領域１０２のうちのＮＭＯＳトランジスタ形成領域１０４に近接している部分をも覆うように形成される。
【００１８】
次に、図１１（ｄ）に示すように、フォトレジスト膜１６２をマスクとし、エッチングストッパ膜１４０をエッチングストッパとして、引張応力膜１４２をエッチングする。ＰＭＯＳトランジスタ形成領域１０２の一部をも覆うようにフォトレジスト膜１６２が形成されているため、引張応力膜１４２のうちのＰＭＯＳトランジスタ形成領域１０２側の端面は、エッチングストッパ膜１４０上に位置する。引張応力膜１４２のエッチングはエッチングストッパ膜１４０で停止するため、ＰＭＯＳトランジスタ形成領域１０２とＮＭＯＳトランジスタ形成領域１０４との境界部分において、圧縮応力膜１３８やシリサイド層１３２がエッチングされてしまうことはない。
【００１９】
次に、図１１（ｅ）に示すように、全面に、層間絶縁膜１４４を形成する。
【００２０】
次に、図１２に示すように、開口部１６６が形成されたフォトレジスト膜１６４を形成する。
【００２１】
次に、フォトレジスト膜１６４をマスクとして、層間絶縁膜１４４等をエッチングし、ゲート配線１２０に達するコンタクトホール１４６を形成する。
【００２２】
このようにしてゲート配線１２０に達するコンタクトホール１４６を形成する場合には、コンタクトホール１４６を形成すべき箇所の一部にエッチングストッパ膜１４０の一部が存在し、エッチングストッパ膜１４０によりエッチングが阻害される。このため、図１２に示すように、コンタクトホール１４６の下部においてコンタクトホール１４６の断面積が小さくなってしまったり、開口不良が生じてしまったりする虞がある。
【００２３】
また、圧縮応力膜１３８は密着性が必ずしも良好ではない。このため、図１１及び図１２に示すように、圧縮応力膜１３８を形成した後に引張応力膜１４２を形成する場合には、圧縮応力膜１３８の剥がれが生じてしまう場合があり、ＰＭＯＳトランジスタのチャネル領域に十分な圧縮応力を印加できない場合がある。
【００２４】
圧縮応力膜が剥がれるのを防止するための方法として、引張応力膜を先に形成し、引張応力膜に対するパターニングを行った後に、圧縮応力膜を形成するようにすることが考えられる。引張応力膜は密着性が、圧縮応力膜に比べて良好であり、膜剥がれは生じにくい。引張応力膜を形成し、引張応力膜をパターニングした後に、圧縮応力膜を形成すれば、圧縮応力膜が剥がれるのを防止し得る。
【００２５】
一方、コンタクトホール１４６の開口不良を防止する方法として、エッチングストッパ膜１４０をサイドエッチングすることにより、コンタクトホール１４６が形成される領域からエッチングストッパ膜１４６の端面を離間させることが考えられる。エッチングストッパ膜１４０がシリコン酸化膜の場合には、エッチングストッパ膜１４０をサイドエッチングする際には、例えばフッ酸を含むエッチング液が用いられる。
【００２６】
しかしながら、引張応力膜は、フッ酸に対する耐性が低い。このため、引張応力膜を先に形成し、圧縮応力膜を後に形成するようにした場合には、エッチングストッパ膜１４０をサイドエッチングする際に、エッチングストッパ膜１４０の下に存在する引張応力膜までもがエッチングされてしまう。エッチングストッパ膜１４０の下に存在する引張応力膜がエッチングされてしまうと、トランジスタのチャネル領域に十分な引張応力を印加し得なくなってしまう。
【００２７】
本願発明者は、鋭意検討した結果、以下のようにして信頼性の高い半導体装置を高い製造歩留まりで製造することに想到した。
【００２８】
［一実施形態］
一実施形態による半導体装置及びその製造方法を図１乃至図１０を用いて説明する。
【００２９】
（半導体装置）
まず、本実施形態による半導体装置を図１乃至図２を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。図２は、本実施形態による半導体装置を示す平面図である。図１の紙面左側の図は、ＮＭＯＳトランジスタ形成領域（第１トランジスタ形成領域）２を示しており、図２におけるＡ−Ａ′線断面に対応している。図１における中央部の図は、ＰＭＯＳトランジスタ形成領域（第２トランジスタ形成領域）４を示しており、図２におけるＢ−Ｂ′線断面に対応している。図１における紙面右側の図は、ゲート配線に沿った断面図であり、図２におけるＣ−Ｃ′線断面に対応している。
【００３０】
図１に示すように、半導体基板１０には、素子領域１２ａ、１２ｂを確定する素子分離領域１４が形成されている。半導体基板１０としては、例えばＰ型のシリコン基板が用いられている。ＮＭＯＳトランジスタ形成領域２内、及び、ＰＭＯＳトランジスタ形成領域４内には、それぞれ素子分離領域１４により確定された素子領域１２ａ、１２ｂが形成されている。
【００３１】
ＮＭＯＳトランジスタ形成領域２における半導体基板１０内には、Ｐ型ウェル１６Ｐが形成されている。ＰＭＯＳトランジスタ形成領域４における半導体基板１０内には、Ｎ型ウェル１６Ｎが形成されている。
【００３２】
ＮＭＯＳトランジスタ形成領域２には、ゲート絶縁膜１８を介してゲート電極２０ａが形成されている。ＰＭＯＳトランジスタ形成領域４には、ゲート絶縁膜１８を介してゲート電極２０ｂが形成されている。
【００３３】
ゲート電極２０ａ及びゲート電極２０ｂは、ＮＭＯＳトランジスタ形成領域２及びＰＭＯＳトランジスタ形成領域４内に連続的に形成されたゲート配線２０の一部である。ゲート配線２０としては、例えばポリシリコン膜等が用いられている。ゲート配線２０は、かかるポリシリコン膜等の上に形成されたシリサイド層３２等を含んでいてもよい。
【００３４】
ゲート配線２０は、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界の近傍領域、即ち、境界部において、幅広に形成されている（図２参照）。即ち、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０には、幅広部（接続部）２１が形成されている。このため、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０の幅は、素子領域１２ａ、１２ｂ内におけるゲート配線２０の幅より広く設定されている。ゲート配線２０にこのような幅広部２１を形成しているのは、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部の上方において、導体プラグ５０ａを埋め込むためのコンタクトホール４６ａがゲート配線２０に達するように形成されるためである。
【００３５】
ＮＭＯＳトランジスタ形成領域２におけるゲート配線２０には、Ｎ型のドーパント不純物が導入されており、これにより、ＮＭＯＳトランジスタ３４のゲート電極２０ａが形成されている。ＰＭＯＳトランジスタ形成領域４におけるゲート配線２０には、Ｐ型のドーパント不純物が導入されており、これにより、ＰＭＯＳトランジスタ３６のゲート電極２０ｂが形成されている。このように、ゲート配線２０のうちのＮＭＯＳトランジスタ形成領域２内の部分はＮＭＯＳトランジスタ３４のゲート電極２０ａとなっており、ゲート配線２０のうちのＰＭＯＳトランジスタ形成領域４内の部分はＰＭＯＳトランジスタ３６のゲート電極２０ｂとなっている。
【００３６】
ＮＭＯＳトランジスタ３４のゲート電極２０ａとＰＭＯＳトランジスタ３６のゲート電極２０ｂとの境界は、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界と一致している。
【００３７】
ゲート配線２０の側壁部分、即ち、ＮＭＯＳトランジスタ３４のゲート電極２０ａの側壁部分、及び、ＰＭＯＳトランジスタ３６のゲート電極２０ｂの側壁部分には、サイドウォール絶縁膜２２が形成されている。
【００３８】
サイドウォール絶縁膜２２が形成されたゲート電極２０ａの両側の半導体基板１０内には、低濃度不純物拡散層（エクステンション領域）２４ａと高濃度不純物拡散層２４ｂとを有するソース／ドレイン拡散層２６が形成されている。
【００３９】
サイドウォール絶縁膜２２が形成されたゲート電極２０ｂの両側の半導体基板１０内には、低濃度不純物拡散層（エクステンション領域）２８ａと高濃度不純物拡散層２８ｂとを有するソース／ドレイン拡散層３０が形成されている。
【００４０】
ゲート配線２０の上部、及び、ソース／ドレイン拡散層２６、３０上には、それぞれシリサイド層３２が形成されている。シリサイド層３２としては、例えばニッケルシリサイド層やコバルトシリサイド層等が用いられている。ソース／ドレイン拡散層２６、３０上のシリサイド層３２は、ソース／ドレイン電極として機能する。ゲート配線２０の上部のシリサイド層３２は、ゲート配線２０とコンタクトホール４６ａに埋め込まれる導体プラグ５０ａとの接続を良好にし、接続部の低抵抗化を図るためのものである。
【００４１】
こうして、ＮＭＯＳトランジスタ形成領域２には、ゲート電極２０ａとソース／ドレイン拡散層２６等とを有するＮＭＯＳトランジスタ（第１のトランジスタ）３４が形成されている。また、ＰＭＯＳトランジスタ形成領域４には、ゲート電極２０ｂとソース／ドレイン拡散層３０等とを有するＰＭＯＳトランジスタ（第２のトランジスタ）３６が形成されている。
【００４２】
ＮＭＯＳトランジスタ形成領域２における半導体基板１０上には、ＮＭＯＳトランジスタ３４を覆うように引張応力膜３８が形成されている。引張応力膜３８は、ＮＭＯＳトランジスタ３４のチャネル領域に引張応力を印加し、キャリア移動度の向上を図るものである。引張応力膜３８としては、例えばシリコン窒化膜が用いられている。引張応力膜３８の膜厚としては、例えば３０〜１００ｎｍの範囲内に設定することが好ましい。ここでは、引張応力膜３８の膜厚を、例えば８０ｎｍ程度とする。引張応力膜３８のうちのＰＭＯＳトランジスタ形成領域４側の端面は、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界と一致している。
【００４３】
引張応力膜３８上には、後述する第２のエッチングストッパ膜４０とエッチング特性が異なる第１のエッチングストッパ膜３９が形成されている。第１のエッチングストッパ膜３９は、後述する第２のエッチングストッパ膜４０をエッチングする際に、エッチングストッパとして機能するものである。一方、第１のエッチングストッパ膜３９は、後述するコンタクトホール４６ａを形成する際には、エッチングを妨げないことが好ましい。本実施形態では、第１のエッチングストッパ膜３９として、例えば圧縮応力膜４２と同様の膜が用いられている。圧縮応力膜４２は、フッ酸に対する耐性が高い。第２のエッチングストッパ膜４０としてシリコン酸化膜を用いる場合には、第２のエッチングストッパ膜４０をエッチングする際にはフッ酸を含むエッチング液が用いられる。第１のエッチングストッパ膜３９として圧縮応力膜４２と同様の膜を用いれば、第２のエッチングストッパ膜４０をエッチングする際に、第１のエッチングストッパ膜３９がエッチングストッパとして機能し得る。また、第１のエッチングストッパ膜３９として圧縮応力膜４２と同様の膜を用いれば、コンタクトホール４６ａを形成する際に、第１のエッチングストッパ膜３９は圧縮応力膜４２と一緒にエッチングされる。従って、コンタクトホール４６ａを形成する際に第１のエッチングストッパ膜３９がエッチングを阻害することはない。
【００４４】
圧縮応力膜４２を形成する際には炭素を含む原料ガスが用いられる。このため、圧縮応力膜４２には炭素が含まれている。第１のエッチングストッパ膜３９として圧縮応力膜４２と同様の膜を用いた場合には、第１のエッチングストッパ膜３９には炭素が含まれている。一方、引張応力膜３８を形成する際には炭素を含む原料ガスが用いられない。このため、第１のエッチングストッパ膜３９の炭素の含有率は、引張応力膜３８の炭素の含有率より高くなっている。第１のエッチングストッパ膜３９の炭素の含有率が引張応力膜３８の炭素の含有率に比べて高いことは、第１のエッチングストッパ膜３９のフッ酸耐性が引張応力膜のフッ酸耐性に比べて高くなる要因の一つと考えられる。
【００４５】
圧縮応力膜４２には紫外線の照射は行われないが、引張応力膜３８には紫外線が照射されている。このため、引張応力膜３８の膜密度は圧縮応力膜４２に比べて低くなっている。第１のエッチングストッパ膜３９として圧縮応力膜４２と同様の膜を用いる場合には、第１のエッチングストッパ膜には紫外線の照射は行われない。このため、第１のエッチングストッパ膜３９の膜密度は、引張応力膜３８の膜密度より高くなっている。膜密度を高くすることは、第１のエッチングストッパ膜３９のフッ酸耐性を高める要因の一つと考えられる。
【００４６】
第１のエッチングストッパ膜３９の膜厚は、例えば１０〜５０ｎｍの範囲内に設定することが好ましい。ここでは、第１のエッチングストッパ膜３９の膜厚を、例えば３０ｎｍ程度とする。
【００４７】
第１のエッチングストッパ膜３９は、引張応力膜３８の全上面上に存在している。このため、圧縮応力膜である第１のエッチングストッパ膜３９の膜厚を増加させると、引張応力膜３８によりＮＭＯＳトランジスタ３４のチャネル領域に印加される引張応力が、第１のエッチングストッパ膜３９により緩和されてしまう。そうすると、ＮＭＯＳトランジスタ３４のチャネル領域に十分な引張応力を印加することができなくなってしまう。このため、第１のエッチングストッパ膜３９として圧縮応力膜を用いる場合には、第１のエッチングストッパ膜３９の膜厚は、引張応力膜３８の膜厚より薄いことが好ましい。更には、第１のエッチングストッパ膜３９の膜厚を、引張応力膜３８の膜厚の２分の１以下とすることがより好ましい。
【００４８】
第１のエッチングストッパ膜３９上には、第１のエッチングストッパ膜３９とエッチング特性が異なる第２のエッチングストッパ膜４０が形成されている。第２のエッチングストッパ膜４０は、後述する圧縮応力膜（第２の応力膜）４２をエッチングする際に、エッチングストッパとして機能するものである。第２のエッチングストッパ膜４０としては、例えばシリコン酸化膜が用いられている。第２のエッチングストッパ膜４０の膜厚は、例えば１０〜５０ｎｍの範囲内に設定することが好ましい。ここでは、第２のエッチングストッパ膜４０の膜厚を、例えば３０ｎｍ程度とする。第２のエッチングストッパ膜４０は、ＮＭＯＳトランジスタ形成領域２のうちのＰＭＯＳトランジスタ形成領域４に近接する部分を除く部分に形成されている。即ち、第２のエッチングストッパ膜４０のＰＭＯＳトランジスタ形成領域４側の端面は、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界から離間している。第２のエッチングストッパ膜４０のＰＭＯＳトランジスタ形成領域４側の端面と、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界との間の距離Ｘは、例えば６０ｎｍ程度とする。
【００４９】
ＰＭＯＳトランジスタ形成領域４における半導体基板１０上には、ＰＭＯＳトランジスタ３６を覆うように圧縮応力膜（第２の応力膜）４２が形成されている。圧縮応力膜４２は、ＰＭＯＳトランジスタ３６のチャネル領域に圧縮応力を印加し、キャリア移動度の向上を図るものである。圧縮応力膜４２のエッチング特性は、第２のエッチングストッパ膜４０のエッチング特性と異なっている。圧縮応力膜４２としては、例えばシリコン窒化膜が用いられている。圧縮応力膜４２の膜厚としては、例えば３０〜１００ｎｍの範囲内に設定することが好ましい。ここでは、圧縮応力膜４２の膜厚を、例えば８０ｎｍ程度とする。圧縮応力膜４２のうちのＮＭＯＳトランジスタ形成領域２側の縁部は、引張応力膜３８の一部、第１のエッチングストッパ膜３９の一部及び第２のエッチングストッパ膜４０の一部と重なり合っている。圧縮応力膜４２のＮＭＯＳトランジスタ形成領域２側の端面と、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界との間の距離Ｙは、例えば８０ｎｍ程度とする。本実施形態では、引張応力膜３８を形成した後に、圧縮応力膜４２が形成されているため、圧縮応力膜４２が剥がれるのを防止し得る。
【００５０】
引張応力膜３８、第１のエッチングストッパ膜３９、第２のエッチングストッパ膜４０及び圧縮応力膜４２が形成された半導体基板１０上には、層間絶縁膜４４が形成されている。層間絶縁膜４４の表面は、平坦化されている。層間絶縁膜４４の膜厚は、例えば２００〜５００ｎｍの範囲内に設定することが好ましい。ここでは、層間絶縁膜４４の膜厚を、例えば４００ｎｍ程度とする。層間絶縁膜４４としては、例えばシリコン酸化膜やＰＳＧ（Phospho Silicate Glass）膜等が用いられている。
【００５１】
層間絶縁膜４４、圧縮応力膜４２、第１のエッチングストッパ膜３９及び引張応力膜３８には、ゲート配線２０に達するコンタクトホール４６ａが形成されている。かかるコンタクトホール４６ａは、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に達するように形成されている。コンタクトホール４６ａは、素子領域１２ａと素子領域１２ｂの間に位置している素子分離領域１４の上方に位置している。コンタクトホール４６ａは、層間絶縁膜４４、圧縮応力膜４２、第１のエッチングストッパ膜３９及び引張応力膜３８を貫通している。第２のエッチングストッパ４０のうちのＰＭＯＳトランジスタ形成領域４側の端面は、コンタクトホール４６ａから離間している。
【００５２】
本実施形態において、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に達するようにコンタクトホール４６ａを形成するのは、以下のような理由によるものである。即ち、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界からずれた箇所にコンタクトホール４６ａを形成する場合には、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４のいずれかのサイズが大きくなってしまう。ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４のサイズを最小限にするためには、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に達するコンタクトホール４６ａを配することが好ましい。このような理由により、本実施形態では、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に達するようにコンタクトホール４６ａが形成されている。
【００５３】
ＮＭＯＳトランジスタ形成領域２における層間絶縁膜４４、第２のエッチングストッパ膜４０、第１のエッチングストッパ膜３９及び引張応力膜３８には、ＮＭＯＳトランジスタ３４のソース／ドレイン電極３２に達するコンタクトホール４６ｂが形成されている。
【００５４】
ＰＭＯＳトランジスタ形成領域４における層間絶縁膜４４及び圧縮応力膜４２には、ＮＭＯＳトランジスタ３６のソース／ドレイン電極３２に達するコンタクトホール４６ｃが形成されている。
【００５５】
コンタクトホール４６ａ〜４６ｃの上部の直径Ｄは、例えば８０ｎｍ程度とする。
【００５６】
コンタクトホール４６ａ〜４６ｃの底面及び側面には、バリアメタル膜４８が形成されている。バリアメタル膜４８は、例えばＴｉ膜（図示せず）とＴｉＮ膜（図示せず）とを順次積層することにより形成されている。
【００５７】
バリアメタル膜４８が形成されたコンタクトホール４６ａ〜４６ｃ内には、それぞれ導体プラグ５０ａ〜５０ｃが埋め込まれている。導体プラグ５０ａ〜５０ｃの材料としては、例えばタングステン（Ｗ）が用いられている。導体プラグ５０ａは、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に接続されている。導体プラグ５０ｂは、ＮＭＯＳトランジスタ３４のソース／ドレイン電極３２に接続されている。導体プラグ５０ｃは、ＰＭＯＳトランジスタ３６のソース／ドレイン電極３２に接続されている。
【００５８】
導体プラグ５０ａ〜５０ｃが埋め込まれた層間絶縁膜４４上には、層間絶縁膜５２が形成されている。層間絶縁膜５２としては、例えばシリコン酸化膜が用いられている。
【００５９】
層間絶縁膜５２には、配線５８を埋め込むための溝５４が形成されている。溝５４の底面には、導体プラグ５０ａ〜５０ｃの上面が露出している。
【００６０】
溝５４内には、バリアメタル膜５６が形成されている。バリアメタル膜５６としては、例えばＴａ（タンタル）膜が用いられている。
【００６１】
バリアメタル膜５６が形成された溝５４内には、配線５８が埋め込まれている。配線５８の材料としては、例えばＣｕ（銅）等が用いられている。
【００６２】
こうして、ＮＭＯＳトランジスタ３４とＰＭＯＳトランジスタ３６とを有するＣＭＯＳ回路を含む半導体装置が形成されている。
【００６３】
このように、本実施形態によれば、第２のエッチングストッパ膜４０のうちのＰＭＯＳトランジスタ形成領域４側の端面が、コンタクトホール４６ａから離間している。このため、本実施形態によれば、第２のエッチングストッパ膜４０によりエッチングが阻害されることなく、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に達するようにコンタクトホール４６ａが形成されている。本実施形態によれば、層間絶縁膜４４、圧縮応力膜４２、第１のエッチングストッパ膜３９及び引張応力膜３８を貫通する良好なコンタクトホール４６ａを形成することができる。そして、かかるコンタクトホール４６ａ内に導体プラグ５０ａが埋め込まれるため、導体プラグ５０ａとゲート配線２０とを確実に接続することができる。しかも、本実施形態によれば、引張応力膜３８上に第１のエッチングストッパ膜３９が形成されているため、第２のエッチングストッパ膜４０をサイドエッチングする際に、引張応力膜３９がエッチングされるのを防止し得る。しかも、かかる第１のエッチングストッパ膜３９は、コンタクトホール４６ａを形成する際に、圧縮応力膜４２と一緒にエッチングし得るため、コンタクトホール４６ａの形成を阻害することもない。しかも、本実施形態によれば、引張応力膜３８を形成した後に、圧縮応力膜４２が形成されているため、圧縮応力膜４２が剥がれるのも防止し得る。従って、本実施形態によれば、信頼性の高い半導体装置を高い製造歩留まりで提供することができる。
【００６４】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図３乃至図１０を用いて説明する。図３乃至図１０は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００６５】
まず、例えばＳＴＩ（Shallow Trench Isolation）法により、半導体基板１０に、素子領域１２ａ、１２ｂを確定する素子分離領域１４を形成する（図３（ａ）参照）。半導体基板１０としては、例えばＰ型のシリコン基板を用いる。こうして、ＮＭＯＳトランジスタ形成領域２内に、素子分離領域１４により確定された素子領域１２ａが形成される。また、ＰＭＯＳトランジスタ形成領域４内に、素子分離領域１４により確定された素子領域１２ｂが形成される。
【００６６】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００６７】
次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ形成領域２を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００６８】
次に、フォトレジスト膜をマスクとし、例えばイオン注入法により、半導体基板１０内にＰ型のドーパント不純物を導入する。これにより、ＮＭＯＳトランジスタ形成領域２における半導体基板１０内に、Ｐ型ウェル１６Ｐが形成される。この後、例えばアッシングにより、フォトレジスト膜を剥離する。
【００６９】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００７０】
次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ形成領域４を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００７１】
次に、フォトレジスト膜をマスクとし、例えばイオン注入法により、半導体基板１０内にＮ型のドーパント不純物を導入する。これにより、ＰＭＯＳトランジスタ形成領域４における半導体基板１０内に、Ｎ型ウェル１６Ｎが形成される。この後、例えばアッシングにより、フォトレジスト膜を剥離する。
【００７２】
次に、例えば熱酸化法により、半導体基板１０の表面にゲート絶縁膜１８を形成する。ゲート絶縁膜１８としては、例えばシリコン酸化膜を形成する。ゲート絶縁膜１８の膜厚は、例えば１．５ｎｍとする。
【００７３】
次に、全面に、例えばＣＶＤ（Chemical Vapor Deposition、化学気相堆積）法により、ポリシリコン膜を形成する。ポリシリコン膜は、ゲート配線２０となるものである。ポリシリコン膜の膜厚は、例えば１００ｎｍとする。
【００７４】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００７５】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜をゲート配線２０の平面形状にパターニングする。
【００７６】
次に、フォトレジスト膜をマスクとしてポリシリコン膜をエッチングする。こうして、ＮＭＯＳトランジスタ形成領域２内及びＰＭＯＳトランジスタ形成領域４内に、ポリシリコン膜により形成されたゲート配線２０が連続的に形成される（図２参照）。
【００７７】
ゲート配線２０は、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界の近傍領域、即ち、境界部において、幅広に形成される（図２参照）。即ち、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０の幅は、素子領域１２ａ、１２ｂ内におけるゲート配線２０の幅より広く設定される。ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０の幅をこのように設定するのは、かかる幅広の部分に達するようにコンタクトホール４６ａが形成されるためである。この後、例えばアッシングにより、フォトレジスト膜を除去する。
【００７８】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００７９】
次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ形成領域２を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００８０】
次に、フォトレジスト膜とゲート配線２０とをマスクとし、例えばイオン注入法により、Ｎ型のドーパント不純物を半導体基板１０内に導入する。これにより、ＮＭＯＳトランジスタ形成領域２内におけるゲート配線２０の両側の半導体基板１０内に、Ｎ型の低濃度不純物領域（エクステンション領域）２４ａが形成される。この後、例えばアッシングにより、フォトレジスト膜を除去する。
【００８１】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００８２】
次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ形成領域４を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００８３】
次に、フォトレジスト膜とゲート配線２０とをマスクとし、例えばイオン注入法により、Ｐ型のドーパント不純物を半導体基板１０内に導入する。これにより、ＰＭＯＳトランジスタ形成領域４内におけるゲート配線２０の両側の半導体基板１０内に、Ｐ型の低濃度不純物領域（エクステンション領域）２８ａが形成される。この後、例えばアッシングにより、フォトレジスト膜を除去する。
【００８４】
次に、全面に、例えばＣＶＤ法により、絶縁膜を形成する。かかる絶縁膜は、サイドウォール絶縁膜となるものである。かかる絶縁膜としては、例えばシリコン酸化膜を形成する。絶縁膜の膜厚は、例えば３０ｎｍとする。
【００８５】
次に、例えば異方性エッチングにより、絶縁膜をエッチングする。これにより、ゲート配線２０の側壁部分に、サイドウォール絶縁膜２２が形成される。
【００８６】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００８７】
次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ形成領域２を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００８８】
次に、フォトレジスト膜、ゲート配線２０及びサイドウォール絶縁膜２２をマスクとし、例えばイオン注入法により、Ｎ型のドーパント不純物を半導体基板１０内に導入する。これにより、ＮＭＯＳトランジスタ形成領域２におけるゲート配線２０の両側の半導体基板１０内に、Ｎ型の高濃度不純物領域２４ｂが形成される。こうして、低濃度不純物領域（エクステンション領域）２４ａと高濃度不純物領域２４ｂとにより、エクステンションソース／ドレイン構造のソース／ドレイン拡散層２６が形成される。
【００８９】
ソース／ドレイン拡散層２６を形成するためのＮ型のドーパント不純物の注入の際には、ＮＭＯＳトランジスタ形成領域２内のゲート配線２０にもＮ型のドーパント不純物が導入される。こうして、ゲート配線２０のうちのＮＭＯＳトランジスタ形成領域２内の部分は、Ｎ型のドーパント不純物が導入されたゲート電極２０ａとなる。この後、例えばアッシングにより、フォトレジスト膜を除去する。
【００９０】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００９１】
次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ形成領域４を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００９２】
次に、フォトレジスト膜、ゲート配線２０及びサイドウォール絶縁膜２２をマスクとし、例えばイオン注入法により、Ｐ型のドーパント不純物を半導体基板１０内に導入する。これにより、ＰＭＯＳトランジスタ形成領域４におけるゲート配線２０の両側の半導体基板１０内に、Ｐ型の高濃度不純物領域２８ｂが形成される。こうして、低濃度不純物領域（エクステンション領域）２８ａと高濃度不純物領域２８ｂとにより、エクステンションソース／ドレイン構造のソース／ドレイン拡散層３０が形成される。
【００９３】
ソース／ドレイン拡散層３０を形成するためのＰ型のドーパント不純物の注入の際には、ＰＭＯＳトランジスタ形成領域４内のゲート配線２０にもＰ型のドーパント不純物が導入される。こうして、ゲート配線２０のうちのＰＭＯＳトランジスタ形成領域４内の部分は、Ｐ型のドーパント不純物が導入されたゲート電極２０ｂとなる。ＮＭＯＳトランジスタ３４のゲート電極２０ａとＮＭＯＳトランジスタ３６のゲート電極２０ｂとの境界は、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界と一致する。この後、例えばアッシングにより、フォトレジスト膜を除去する。
【００９４】
次に、全面に、高融点金属膜を形成する。かかる高融点金属膜としては、例えばニッケル膜やコバルト膜等を形成する。高融点金属膜の膜厚は、例えば１０ｎｍ程度とする。
【００９５】
次に、熱処理を行うことにより、半導体基板１０中のシリコン原子と高融点金属膜中の金属原子とを反応させる。また、ゲート配線２０中のシリコン原子と高融点金属膜中の金属原子とを反応させる。熱処理温度は、例えば２００〜３００℃程度とする。
【００９６】
次に、高融点金属膜のうちの未反応の部分をエッチング除去する。
【００９７】
こうして、ソース／ドレイン拡散層２６、３０上に、それぞれシリサイド層３２が形成される。ソース／ドレイン拡散層２６、３０上に形成されたシリサイド層３２は、ソース／ドレイン電極として機能する。また、ゲート配線２０の上部にも、シリサイド層３２が形成される。
【００９８】
こうして、ＮＭＯＳトランジスタ形成領域２内に、ゲート電極２０ａとソース／ドレイン拡散層２６等とを有するＮＭＯＳトランジスタ３４が形成される。また、ＰＭＯＳトランジスタ形成領域４内に、ゲート電極２０ｂとソース／ドレイン拡散層３０等とを有するＰＭＯＳトランジスタ３６が形成される。
【００９９】
次に、全面に、例えばプラズマＣＶＤ法により、引張応力膜（第１の応力膜）３８を形成する（図３（ｂ）参照）。引張応力膜３８は、ＮＭＯＳトランジスタ３４のチャネル領域に引張応力を印加し、キャリア移動度の向上を図るものである。
【０１００】
引張応力膜３８は、例えば以下のようにして形成することができる。
【０１０１】
即ち、引張応力膜３８は、例えば、平行平板型のプラズマＣＶＤ装置を用い、真空チャンバ内において形成される。引張応力膜３８を形成する際の基板温度は、例えば４００℃程度とする。真空チャンバ内には、例えば、Ｎ２ガス、ＮＨ３ガス及びＳｉＨ４ガスが同時に供給される。Ｎ２ガスの流量は、例えば５００〜３０００ｓｃｃｍとする。ＮＨ３ガスの流量は、例えば１００〜１０００ｓｃｃｍとする。ＳｉＨ４ガスの流量は、例えば２００〜５００ｓｃｃｍとする。チャンバ内の圧力は、例えば１〜１０Ｔｏｒｒとする。印加する高周波電力の周波数は、例えば１３．５６ＭＨｚとする。印加する高周波電力の大きさは、例えば１００〜５００Ｗ程度とする。引張応力膜３８の成膜時間、即ち、プラズマの励起時間は、例えば１０〜１００秒程度とする。こうして、全面に、シリコン窒化膜が形成される。次に、紫外線照射装置を用い、シリコン窒化膜に紫外線を照射する。紫外線の光源としては、広帯域の紫外線光源を用いる。紫外線を照射する際の雰囲気は、例えばＨｅ雰囲気とする。紫外線の照射時間は、例えば１８０〜６００秒程度とする。
【０１０２】
こうして、シリコン窒化膜により形成された引張応力膜３８が形成される。引張応力膜３８の膜厚は、例えば３０〜１００ｎｍの範囲内に設定することが好ましい。ここでは、引張応力膜３８の膜厚を、例えば８０ｎｍ程度とする。
【０１０３】
引張応力膜３８への紫外線照射により、引張応力膜３８の膜密度が減少する。引張応力膜３８の膜密度が減少することは、引張応力膜３８のフッ酸耐性の低下の要因の一つと考えられる。
【０１０４】
また、引張応力膜３８における炭素の含有率は、圧縮応力膜における炭素の含有率よりも低い。引張応力膜３８における炭素の含有率が圧縮応力膜に比べて低いことも、引張応力膜３８のフッ酸耐性が低くなっている要因の一つと考えられる。
【０１０５】
次に、全面に、例えばプラズマＣＶＤ法により、第１のエッチングストッパ絶縁膜３９を形成する（図４（ａ）参照）。第１のエッチングストッパ膜３９は、後工程において形成される第２のエッチングストッパ膜４０をエッチングする際に、エッチングストッパとして機能するものである。従って、第１のエッチングストッパ膜３９のエッチング特性は、第２のエッチングストッパ膜４０のエッチング特性と異なっている。第２のエッチングストッパ膜４０はエッチング液に含まれるフッ酸等に対する耐性が比較的低いため、エッチング液によりエッチングされるが、第１のエッチングストッパ膜３９はフッ酸等に対する耐性が比較的強いため、殆どエッチングされない。引張応力膜３８はフッ酸等に対する耐性が比較的低いが、フッ酸等に対する耐性が比較的高い第１のエッチングストッパ膜３９が引張応力膜３８上に形成されているため、引張応力膜３８はエッチングされることなく第１のエッチングストッパ膜３９により保護される。このように第１のエッチングストッパ膜３９は、エッチング液に含まれるフッ酸等に対する耐性が引張応力膜３８に比べて高いことが好ましい。一方、後工程においてコンタクトホール４６ａを形成する際には、第１のエッチングストッパ膜３９はエッチングを妨げないことが好ましい。このため、第１のエッチングストッパ膜３９としては、例えば後工程において形成される圧縮応力膜４２と同様の膜を用いることができる。圧縮応力膜４２は、エッチング液に含まれるフッ酸等に対する耐性が引張応力膜に比べて高い。第１のエッチングストッパ膜３９として圧縮応力膜４２と同様の膜を用いれば、コンタクトホール４６ａを形成する際には、第１のエッチングストッパ膜３９は、エッチングを妨げることなく、圧縮応力膜４２と一緒にエッチングし得る。
【０１０６】
第１のエッチングストッパ膜３９として圧縮応力膜４２と同様の膜を用いる場合には、第１のエッチングストッパ膜３９は、例えば以下のようにして形成することができる。即ち、第１のエッチングストッパ膜３９は、例えば、平行平板型のプラズマＣＶＤ装置を用い、真空チャンバ内において形成される。第１のエッチングストッパ膜３９を形成する際の基板温度は、例えば４００℃程度とする。真空チャンバ内には、例えば、Ｎ２ガス、Ｈ２ガス、ＮＨ３ガス、ＳｉＨ４ガス、及び、（ＣＨ３）３ＳｉＨガス（トリメチルシランガス）が同時に供給される。Ｎ２ガスの流量は、例えば５００〜３０００ｓｃｃｍとする。Ｈ２ガスの流量は、例えば５００〜３０００ｓｃｃｍとする。ＮＨ３ガスの流量は、例えば１００〜１０００ｓｃｃｍとする。ＳｉＨ４ガスの流量は、例えば２００〜５００ｓｃｃｍとする。（ＣＨ３）３ＳｉＨガスの流量は、例えば５０〜１５０ｓｃｃｍとする。チャンバ内の圧力は、例えば１〜１０Ｔｏｒｒとする。印加する高周波電力の周波数は、例えば１３．５６ＭＨｚとする。印加する高周波電力の大きさは、例えば１００〜５００Ｗ程度とする。第１のエッチングストッパ膜３９の成膜時間、即ち、プラズマの励起時間は、例えば１０〜１００秒程度とする。こうして、シリコン窒化膜により形成された第１のエッチングストッパ膜３９が形成される。第１のエッチングストッパ膜３９の膜厚としては、例えば１０〜５０ｎｍの範囲内に設定することが好ましい。ここでは、第１のエッチングストッパ膜３９の膜厚を、例えば３０ｎｍ程度とする。
【０１０７】
第１のエッチングストッパ膜３９は、最終的に引張応力膜３８上に残存する。このため、圧縮応力膜である第１のエッチングストッパ膜３９の膜厚が増加した場合には、引張応力膜３８によりＮＭＯＳトランジスタ３４のチャネル領域に印加される引張応力が、第１のエッチングストッパ膜３９により緩和されてしまう。そうすると、ＮＭＯＳトランジスタ３４のチャネル領域に十分な引張応力を印加することができなくなってしまう。このため、第１のエッチングストッパ膜３９の膜厚は、引張応力膜３８の膜厚より薄いことが好ましい。更には、第１のエッチングストッパ膜３９の膜厚を、引張応力膜３８の膜厚の２分の１以下とすることがより好ましい。
【０１０８】
第１のエッチングストッパ膜３９には紫外線の照射が行われていないため、第１のエッチングストッパ膜３９の膜密度は圧縮応力膜の膜密度に比べて大きくなっている。このことは、第１のエッチングストッパ膜３９のフッ酸耐性が引張応力膜３８に比べて高くなる要因の一つと考えられる。
【０１０９】
また、第１のエッチングストッパ膜３９を形成する際に炭素を含む原料ガスを用いているため、第１のエッチングストッパ膜３９における炭素の含有率は引張応力膜３８に比べて高い。第１のエッチングストッパ膜３９における炭素の含有率が比較的高いことも、第１のエッチングストッパ膜３９のフッ酸耐性が高い要因の一つと考えられる。
【０１１０】
次に、全面に、例えばプラズマＣＶＤ法により、第２のエッチングストッパ絶縁膜４０を形成する。第２のエッチングストッパ膜４０は、後工程において形成される圧縮応力膜（第２の応力膜）４２をエッチングする際に、エッチングストッパとして機能するものである。従って、第２のエッチングストッパ膜４０のエッチング特性は、後工程において形成される圧縮応力膜４２のエッチング特性と異なっている。また、第２のエッチングストッパ膜４０のエッチング特性は、第１のエッチングストッパ膜３９のエッチング特性とも異なっている。第２のエッチングストッパ膜４０としては、例えばシリコン酸化膜を形成する。第２のエッチングストッパ膜４０は、例えばＴＥＯＳ（Tetraethoxysilane、テトラエトキシシラン）等を用いて形成される。第２のエッチングストッパ膜４０の膜厚は、例えば１０〜５０ｎｍの範囲内に設定することが好ましい。ここでは、第２のエッチングストッパ膜４０の膜厚を、例えば３０ｎｍ程度とする。
【０１１１】
次に、全面に、例えばスピンコート法により、フォトレジスト膜６０を形成する。
【０１１２】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜６０をパターニングする（図４（ｂ）参照）。これにより、ＮＭＯＳトランジスタ形成領域２を覆い、ＰＭＯＳトランジスタ形成領域４を露出するフォトレジスト膜６０が形成される。フォトレジスト膜６０のうちのＰＭＯＳトランジスタ形成領域４側の端面は、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界と一致する。
【０１１３】
次に、フォトレジスト膜６０をマスクとし、第１のエッチングストッパ膜３９をエッチングストッパとして、第２のエッチングストッパ膜４０を等方性エッチングする（図５（ａ）参照）。等方性エッチングを行うため、第２のエッチングストッパ膜４０のうちのフォトレジスト膜６０から露出している部分のみならず、第２のエッチングストッパ膜４０のうちのフォトレジスト膜６０により覆われている部分の一部もエッチングされる。即ち、ＮＭＯＳトランジスタ形成領域２内の第２のエッチングストッパ膜４０のうちのＰＭＯＳトランジスタ形成領域４に近接する部分が、半導体基板１０の表面に対して平行な方向にエッチングされる（サイドエッチング）。換言すれば、フォトレジスト膜６０の下に位置する第２のエッチングストッパ膜４０が、フォトレジスト膜６０の端部から所定の幅Ｘだけ半導体基板１０の表面に対して平行な方向にエッチングされる。
【０１１４】
第２のエッチングストッパ膜４０を等方性エッチングする際には、例えばウェットエッチングを用いることができる。エッチング液としては、例えば、フッ化水素酸とフッ化アンモニウムとを含むエッチング液が用いられる。エッチング液におけるフッ化水素酸の濃度は、例えば０．５ｗｔ％程度とする。また、エッチング液におけるフッ化アンモニウムの濃度は、例えば２０ｗｔ％程度とする。
【０１１５】
なお、エッチング液は、フッ化水素酸とフッ化アンモニウムとを含むエッチング液に限定されるものではない。但し、第２のエッチングストッパ膜４０に対するエッチングレートが、第１のエッチングストッパ膜３９に対するエッチングレートより十分に速くなるようなエッチング液を用いることが好ましい。第２のエッチングストッパ膜４０をエッチングする際に第１のエッチングストッパ膜３９が過度にエッチングされ、引張応力膜３８までもが過度に薄くなってしまった場合には、ＮＭＯＳトランジスタ３４のチャネル領域に十分な応力を印加することができなくなってしまうためである。
【０１１６】
なお、上記のようなエッチング液を用いた場合、引張応力膜３８に対する第２のエッチングストッパ膜４０のエッチングレートは、例えば０．９倍程度となる。このため、引張応力膜３８上に第１のエッチングストッパ膜３９が設けられていない場合には、第２のエッチングストッパ膜４０をサイドエッチングする際に、引張応力膜３８が過度にエッチングされてしまう。一方、第１のエッチングストッパ膜３９に対する第２のエッチングストッパ膜４０のエッチングレートは、上記のようなエッチング液を用いた場合には、例えば３倍程度となる。本実施形態では、第１のエッチングストッパ膜３９が引張応力膜３８上に設けられているため、引張応力膜３８がエッチングされるのを防止しつつ、第２のエッチングストッパ膜４０を確実にサイドエッチングすることができる。
【０１１７】
また、例えば、ケミカルドライエッチング法により、第２のエッチングストッパ膜４０を等方性エッチングしてもよい。即ち、例えばリモートプラズマ型のドライエッチング装置を用い、エッチングガスを励起してラジカルを発生させ、かかるラジカルを半導体基板上に照射することにより、第２のエッチングストッパ膜４０を等方性エッチングしてもよい。この場合にも、第２のエッチングストッパ膜４０に対するエッチングレートが、第１のエッチングストッパ膜３９に対するエッチングレートより十分に速くなるように、エッチングガス等を設定することが好ましい。
【０１１８】
サイドエッチング量Ｘ、即ち、第２のエッチングストッパ膜４０のＰＭＯＳトランジスタ形成領域４側の端面と、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界との間の距離Ｘは、以下のような点を考慮して設定される。
【０１１９】
即ち、距離Ｘがあまりに小さい場合には、後工程においてエッチングによりコンタクトホール４６ａを形成する際に、第２のエッチングストッパ膜４０によりエッチングが阻害されてしまうこととなる。第２のエッチングストッパ膜４０によりエッチングが阻害されるのを防止するためには、第２のエッチングストッパ膜４０のＰＭＯＳトランジスタ形成領域４側の端面の位置を、コンタクトホール４６ａから離間させることが好ましい。具体的には、距離Ｘをコンタクトホール４６ａの半径（Ｄ／２）より大きく設定することが好ましい。
【０１２０】
フォトレジスト膜６０をパターニングする際や、後工程においてコンタクトホール４６ａを形成するためのフォトレジスト膜６４をパターニングする際等には、フォトリソグラフィにおける位置合わせ誤差が生じる場合がある。コンタクトホール４６ａを形成する際に第２のエッチングストッパ膜４０によりエッチングが阻害されるのを確実に防止するためには、フォトリソグラフィにおける位置合わせ誤差をも考慮することがより好ましい。このため、フォトリソグラフィにおける位置合わせ誤差の最大値をＰとし、コンタクトホール４６ａの半径を（Ｄ／２）とすると、以下のような式（１）を満たすようにサイドエッチング量Ｘを設定することがより好ましい。
【０１２１】
（Ｄ／２）＋Ｐ ＜ Ｘ ・・・ （１）
上記の式（１）を満たすようにコンタクトホール４６ａの半径及びサイドエッチング量Ｘを設定すれば、コンタクトホール４６ａを形成する際に第２のエッチングストッパ膜４０によりエッチングが阻害されるのをより確実に防止することが可能となる。
【０１２２】
なお、上記の式（１）を満たすことは、本発明の効果を得るための必須の設定ではない。例えば図９（ａ）においてＤ／２＞Ｘとなったとしても、第２のエッチングストッパ膜４０を横方向にエッチングすることにより、コンタクトホールの開口面積が狭くなることを抑制する効果を得ることはできる。
【０１２３】
こうして、ＮＭＯＳトランジスタ形成領域２のうちのＰＭＯＳトランジスタ形成領域４に近接する部分を除く部分に第２のエッチングストッパ膜４０が残存する。即ち、第２のエッチングストッパ膜４０のＰＭＯＳトランジスタ形成領域４側の端面は、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界から離間した状態となる。第２のエッチングストッパ膜４０のＰＭＯＳトランジスタ形成領域４側の端面と、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界との間の距離Ｘは、例えば６０ｎｍ程度とする。
【０１２４】
次に、フォトレジスト膜６０をマスクとして、第１のエッチングストッパ膜３９及び引張応力膜３８を異方性エッチングする（図５（ｂ）参照）。異方性エッチングは、例えば、平行平板型のドライエッチング装置を用い、真空チャンバ内において行われる。エッチングする際の基板温度は、例えば２５℃程度とする。真空チャンバ内に導入するエッチングガスは、例えば、Ｃ４Ｆ８ガス、Ｃ４Ｆ６ガス、ＣＦ４ガス、ＣＨＦ３ガス、ＣＨ２Ｆ２ガス、ＣＨ３Ｆガス、Ｏ２ガス、ＣＯガス、Ａｒガスを任意の組み合わせで混合して用いることができる。例えば、エッチングガスとして、Ｃ４Ｆ８ガスとＯ２ガスとＡｒガスとの混合ガスを用いることができる。この場合、Ｃ４Ｆ８ガスとＯ２ガスとＡｒガスとの流量比は、例えば、（１〜２０）：（１〜２０）：（３００〜１０００）とする。Ｃ４Ｆ８ガスとＯ２ガスとＡｒガスとの混合ガスの総流量は、例えば３００〜１０００ｓｃｃｍの範囲内とする。チャンバ内の圧力は、例えば１０〜３００ｍＴｏｒｒとする。印加する高周波電力の周波数は、例えば１３．５６ＭＨｚとする。印加する高周波電力の大きさは、例えば１００〜１０００Ｗ程度とする。なお、エッチングの途中で、エッチングガスを他の組み合わせの混合ガスに切り換えるようにしてもよい。例えば、ＣＨ３ＦガスとＯ２ガスとＡｒガスとの混合ガスに切り換えるようにしてもよい。この場合、ＣＨ３ＦガスとＯ２ガスとＡｒガスとの流量比は、例えば、（５〜１００）：（１〜３００）：（０〜１０００）とする。ＣＨ３ＦガスとＯ２ガスとＡｒガスとの混合ガスの総流量は、例えば３００〜１０００ｓｃｃｍの範囲内とする。
【０１２５】
次に、例えばアッシングにより、フォトレジスト膜６０を除去する（図６（ａ）参照）。
【０１２６】
次に、全面に、例えばプラズマＣＶＤ法により、圧縮応力膜（第２の応力膜）４２を形成する（図６（ｂ）参照）。圧縮応力膜４２は、ＰＭＯＳトランジスタ３６のチャネル領域に圧縮応力を印加し、キャリア移動度の向上を図るものである。
【０１２７】
圧縮応力膜４２は、例えば以下のようにして形成することができる。即ち、圧縮応力膜４２は、例えば、平行平板型のプラズマＣＶＤ装置を用い、真空チャンバ内において形成される。圧縮応力膜４２を形成する際の基板温度は、例えば４００℃程度とする。真空チャンバ内には、例えば、Ｎ２ガス、Ｈ２ガス、ＮＨ３ガス、ＳｉＨ４ガス、及び、（ＣＨ３）３ＳｉＨガス（トリメチルシランガス）が同時に供給される。Ｎ２ガスの流量は、例えば５００〜３０００ｓｃｃｍとする。Ｈ２ガスの流量は、例えば５００〜３０００ｓｃｃｍとする。ＮＨ３ガスの流量は、例えば１００〜１０００ｓｃｃｍとする。ＳｉＨ４ガスの流量は、例えば２００〜５００ｓｃｃｍとする。（ＣＨ３）３ＳｉＨガスの流量は、例えば５０〜１５０ｓｃｃｍとする。チャンバ内の圧力は、例えば１〜１０Ｔｏｒｒとする。印加する高周波電力の周波数は、例えば１３．５６ＭＨｚとする。印加する高周波電力の大きさは、例えば１００〜５００Ｗ程度とする。圧縮応力膜４２の成膜時間、即ち、プラズマの励起時間は、例えば１０〜１００秒程度とする。こうして、シリコン窒化膜により形成された圧縮応力膜４２が形成される。圧縮応力膜４２の膜厚としては、例えば３０〜１００ｎｍの範囲内に設定することが好ましい。ここでは、圧縮応力膜４２の膜厚を、例えば８０ｎｍ程度とする。本実施形態では、引張応力膜３８を形成した後に、圧縮応力膜４２を形成しているため、圧縮応力膜４２が剥がれるのを防止し得る。
【０１２８】
次に、全面に、例えばスピンコート法により、フォトレジスト膜６２を形成する。
【０１２９】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜６２をパターニングする（図７（ａ）参照）。フォトレジスト膜６２は、ＰＭＯＳトランジスタ形成領域４のみならず、ＮＭＯＳトランジスタ形成領域２の一部をも覆うように形成される。具体的には、フォトレジスト膜６２は、ＰＭＯＳトランジスタ形成領域４を覆い、ＮＭＯＳトランジスタ形成領域２側の端面が第２のエッチングストッパ膜４０上に位置するように形成される。
【０１３０】
フォトレジスト膜６２のＮＭＯＳトランジスタ形成領域２側の端面と、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界との間の距離Ｙは、以下のような点を考慮して設定される。
【０１３１】
即ち、距離Ｙがあまりに小さい場合には、後工程において第２のエッチングストッパ膜４０をエッチングストッパとして圧縮応力膜４２をエッチングする際に、第２のエッチングストッパ膜４０が存在していない領域において、第１のエッチングストッパ膜３９や引張応力膜３８やシリサイド層３２までもがエッチングされてしまう虞がある。圧縮応力膜４２をエッチングする際に、引張応力膜３８やシリサイド層３２までもがエッチングされてしまうのを防止するためには、フォトレジスト膜６２のＮＭＯＳトランジスタ形成領域２側の縁部が、第２のエッチングストッパ膜４０上に位置することが好ましい。具体的には、距離Ｙを距離Ｘより大きく設定することが好ましい。
【０１３２】
フォトレジスト膜６２をパターニングする際には、フォトリソグラフィにおける位置合わせ誤差が生じる場合がある。圧縮応力膜４２をエッチングする際に引張応力膜３８までもがエッチングされるのを確実に防止するためには、フォトリソグラフィにおける位置合わせ誤差をも考慮することがより好ましい。このため、フォトリソグラフィにおける位置合わせ誤差の最大値をＱとすると、以下のような式（２）を満たすように距離Ｙを設定することがより好ましい。
【０１３３】
Ｙ−Ｑ ＞ Ｘ ・・・ （２）
上記の式（２）を満たすように距離Ｘ及び距離Ｙを設定すれば、圧縮応力膜４２をエッチングする際に引張応力膜３８やシリサイド層３２までもがエッチングされるのをより確実に防止することが可能となる。
【０１３４】
次に、フォトレジスト膜６２をマスクとし、第２のエッチングストッパ膜４０をエッチングストッパとして、圧縮応力膜４２を異方性エッチングする（図７（ｂ）参照）。異方性エッチングは、例えば、平行平板型のドライエッチング装置を用い、真空チャンバ内において行われる。エッチングする際の基板温度は、例えば２５℃程度とする。真空チャンバ内に導入するエッチングガスは、例えば、Ｃ４Ｆ８ガス、Ｃ４Ｆ６ガス、ＣＦ４ガス、ＣＨＦ３ガス、ＣＨ２Ｆ２ガス、ＣＨ３Ｆガス、Ｏ２ガス、ＣＯガス、Ａｒガスを任意の組み合わせで混合して用いることができる。例えば、エッチングガスとして、Ｃ４Ｆ８ガスとＯ２ガスとＡｒガスとの混合ガスを用いることができる。この場合、Ｃ４Ｆ８ガスとＯ２ガスとＡｒガスとの流量比は、例えば、（１〜２０）：（１〜２０）：（３００〜１０００）とする。Ｃ４Ｆ８ガスとＯ２ガスとＡｒガスとの混合ガスの総流量は、例えば３００〜１０００ｓｃｃｍの範囲内とする。チャンバ内の圧力は、例えば１０〜３００ｍＴｏｒｒとする。印加する高周波電力の周波数は、例えば１３．５６ＭＨｚとする。印加する高周波電力の大きさは、例えば１００〜１０００Ｗ程度とする。なお、エッチングの途中で、エッチングガスを他の組み合わせの混合ガスに切り換えるようにしてもよい。例えば、ＣＨ３ＦガスとＯ２ガスとＡｒガスとの混合ガスに切り換えるようにしてもよい。この場合、ＣＨ３ＦガスとＯ２ガスとＡｒガスとの流量比は、例えば、（５〜１００）：（１〜３００）：（０〜１０００）とする。ＣＨ３ＦガスとＯ２ガスとＡｒガスとの混合ガスの総流量は、例えば３００〜１０００ｓｃｃｍの範囲内とする。
【０１３５】
次に、例えばアッシングにより、フォトレジスト膜６２を除去する（図８（ａ）参照）。
こうして、ＮＭＯＳトランジスタ形成領域２側の端面が第２のエッチングストッパ膜４０上に位置するように、圧縮応力膜４２が形成される。即ち、圧縮応力膜４２の一部が引張応力膜３８の一部及び第２のエッチングストッパ膜４０の一部と重なり合うように、圧縮応力膜４２が形成される。圧縮応力膜４２のＮＭＯＳトランジスタ形成領域２側の端面と、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界との間の距離Ｙは、距離Ｘより大きく設定される。圧縮応力膜４２のＮＭＯＳトランジスタ形成領域２側の端面と、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界との間の距離Ｙは、例えば８０ｎｍ程度とする。
【０１３６】
次に、全面に、例えばＣＶＤ法により、層間絶縁膜４４を形成する（図８（ｂ）参照）。層間絶縁膜４４の膜厚は、例えば２００〜５００ｎｍの範囲内に設定することが好ましい。ここでは、層間絶縁膜４４の膜厚を、例えば４００ｎｍ程度とする。層間絶縁膜４４としては、例えばシリコン酸化膜やＰＳＧ（Phospho Silicate Glass）膜等を形成する。
【０１３７】
次に、例えばＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、層間絶縁膜４４の表面を平坦化する。
【０１３８】
次に、例えばスピンコート法により、フォトレジスト膜６４を形成する（図９（ａ）参照）。
【０１３９】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜６４に開口部６６ａ〜６６ｃを形成する。開口部６６ａは、コンタクトホール４６ａを形成するためのものである。コンタクトホール４６ａを形成するための開口部６６の半径（Ｄ／２）は、距離Ｘより小さく設定される。より好ましくは、コンタクトホール４６ａを形成するための開口部６６の半径（Ｄ／２）は、上記の式（１）を満たすように設定される。ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０の上方に開口部６６ａの中心が位置するように、開口部６６ａを形成する。開口部６６ｂ、６６ｃは、それぞれコンタクトホール４６ｂ、４６ｃを形成するためのものである。開口部６６ｂ、６６ｃは、それぞれシリサイド層３２の上方に位置するように形成される。ここでは、開口部６６ａの直径Ｄを、例えば８０ｎｍ程度とする。
【０１４０】
次に、フォトレジスト膜６４をマスクとして、層間絶縁膜４４、圧縮応力膜４２、第１のエッチングストッパ膜３９及び引張応力膜３８をエッチングする。エッチングは、例えば、平行平板型のドライエッチング装置を用い、真空チャンバ内において行われる。エッチングする際の基板温度は、例えば２５℃程度とする。真空チャンバ内に導入するエッチングガスは、例えば、Ｃ４Ｆ８ガス、Ｃ４Ｆ６ガス、ＣＦ４ガス、ＣＨＦ３ガス、ＣＨ２Ｆ２ガス、ＣＨ３Ｆガス、Ｏ２ガス、ＣＯガス、Ａｒガスを任意の組み合わせで混合して用いることができる。
【０１４１】
具体的には、層間絶縁膜４４をエッチングする際には、エッチングガスとして、例えばＣ４Ｆ６ガスとＯ２ガスとＡｒガスとの混合ガスを用いることができる。この場合、Ｃ４Ｆ６ガスとＯ２ガスとＡｒガスとの流量比は、例えば、（１〜５０）：（１〜５０）：（３００〜１０００）とする。Ｃ４Ｆ６ガスとＯ２ガスとＡｒガスとの混合ガスの総流量は、例えば３００〜１０００ｓｃｃｍの範囲内とする。チャンバ内の圧力は、例えば１０〜３００ｍＴｏｒｒとする。印加する高周波電力の周波数は、例えば１３．５６ＭＨｚとする。印加する高周波電力の大きさは、例えば１００〜１０００Ｗ程度とする。
【０１４２】
また、圧縮応力膜４２、第１のエッチングストッパ膜３９及び引張応力膜３８をエッチングする際には、エッチングガスとして、例えばＣＨ３ＦガスとＯ２ガスとＡｒガスとの混合ガスを用いることができる。この場合、ＣＨ３ＦガスとＯ２ガスとＡｒガスとの流量比は、例えば、（５〜１００）：（１〜３００）：（０〜１０００）とする。ＣＨ３ＦガスとＯ２ガスとＡｒガスとの混合ガスの総流量は、例えば３００〜１０００ｓｃｃｍの範囲内とする。チャンバ内の圧力は、例えば１０〜３００ｍＴｏｒｒとする。印加する高周波電力の周波数は、例えば１３．５６ＭＨｚとする。印加する高周波電力の大きさは、例えば１００〜１０００Ｗ程度とする。
【０１４３】
こうして、層間絶縁膜４４、圧縮応力膜４２、第１のエッチングストッパ膜３９及び引張応力膜３８には、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に達するようにコンタクトホール４６ａが形成される。コンタクトホール４６ａは、層間絶縁膜４４、圧縮応力膜４２、第１のエッチングストッパ膜３９及び引張応力膜３８を貫通する。コンタクトホール４６ａの上部の直径Ｄは、例えば８０ｎｍ程度となる。
【０１４４】
ＮＭＯＳトランジスタ形成領域２における層間絶縁膜４４、第２のエッチングストッパ膜４０、第１のエッチングストッパ膜３９及び引張応力膜３８には、ＮＭＯＳトランジスタ３４のソース／ドレイン電極３２に達するコンタクトホール４６ｂが形成される。また、ＰＭＯＳトランジスタ形成領域４における層間絶縁膜４４及び圧縮応力膜４２には、ＮＭＯＳトランジスタ３６のソース／ドレイン電極３２に達するコンタクトホール４６ｃが形成されている。
【０１４５】
第２のエッチングストッパ膜４０のうちのＰＭＯＳトランジスタ形成領域４側の端面は、コンタクトホール４６ａが形成される箇所から離間しているため、コンタクトホール４６ａを形成する際に第２のエッチングストッパ膜４０によりエッチングが阻害されることがない。従って、本実施形態によれば、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に達するコンタクトホール４６ａを、確実に形成することができる。
【０１４６】
本実施形態では、第１のエッチングストッパ膜３９として、圧縮応力膜４２と同様の膜を用いているため、コンタクトホール４６ａを形成する際における第１のエッチングストッパ膜３９と圧縮応力膜４２のエッチング特性は同様である。一方、コンタクトホール４６ａを形成する際における引張応力膜３８のエッチングレートと圧縮応力膜３９，４２のエッチングレートとは互いに若干異なる。しかしながら、引張応力膜３８のエッチングレートと圧縮応力膜３９，４２のエッチングレートとの差は、第２のエッチングストッパ膜４０のエッチングレートと応力膜３８，３９，４２のエッチングレートとの差と比較して無視できるほど小さい。従って、引張応力膜３８のエッチングレートと圧縮応力膜３９，４２とのエッチングレートとが互いに若干異なっていても、コンタクトホール４６ａの形成が阻害されることはなく、特段の問題はない。
【０１４７】
この後、例えばアッシングにより、フォトレジスト膜６４を除去する。
【０１４８】
次に、全面に、例えばスパッタリング法により、バリアメタル膜４８を形成する。バリアメタル膜４８は、例えばＴｉ膜（図示せず）とＴｉＮ膜（図示せず）とを順次積層することにより形成されている。Ｔｉ膜の膜厚は、例えば３〜１０ｎｍ程度とする。ＴｉＮ膜の膜厚は、例えば３〜１０ｎｍ程度とする。
【０１４９】
次に、全面に、例えばＣＶＤ法により、導電膜を形成する。導電膜は、導体プラグ５０ａ〜５０ｃとなるものである。導電膜としては、例えばタングステン膜を形成する。導電膜の膜厚は、例えば５０〜４００ｎｍ程度とする。
【０１５０】
次に、例えばＣＭＰ法により、層間絶縁膜４４の表面が露出するまで導電膜及びバリアメタル膜４８を研磨する。これにより、バリアメタル膜４８が形成されたコンタクトホール４６ａ〜４６ｃ内に、それぞれ導体プラグ５０ａ〜５０ｃが埋め込まれる（図９（ｂ）参照）。導体プラグ５０ａは、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に接続される。導体プラグ５０ｂは、ＮＭＯＳトランジスタ３４のソース／ドレイン電極３２に接続される。導体プラグ５０ｃは、ＰＭＯＳトランジスタ３６のソース／ドレイン電極３２に接続される。
【０１５１】
次に、全面に、例えばＣＶＤ法により、層間絶縁膜５２を形成する（図１０参照）。層間絶縁膜５２としては、例えばシリコン酸化膜を形成する。層間絶縁膜５２の膜厚は、例えば１００〜２００ｎｍとする。
【０１５２】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜５２に配線５８を埋め込むための溝５４を形成する。溝５４の底面には、導体プラグ５０ａ〜５０ｃの上面が露出する。
【０１５３】
次に、全面に、例えばスパッタリング法により、バリアメタル膜５６を形成する。バリアメタル膜５６としては、例えばＴａ膜が形成される。
【０１５４】
次に、全面に、例えばスパッタリング法により、シード層（図示せず）を形成する。かかるシード層は、後工程において導電膜を電気めっき法により埋め込み性良く形成するために用いられるものである。シード層としては、例えばＣｕ膜を形成する。シード層の膜厚は、例えば１〜１０ｎｍ程度とする。
【０１５５】
次に、全面に、例えば電気めっき法により、導電膜を形成する。導電膜としては、例えばＣｕ膜を形成する。導電膜の膜厚は、例えば５０〜４００ｎｍとする。
【０１５６】
次に、例えばＣＭＰ法により、層間絶縁膜５２の表面が露出するまで、導電膜、シード層及びバリアメタル膜５６を研磨する。これにより、バリアメタル膜５６が形成された溝５４内に、導電膜により形成された配線５８が埋め込まれる。
【０１５７】
こうして、本実施形態による半導体装置が製造される。
【０１５８】
このように、本実施形態によれば、ＰＭＯＳトランジスタ形成領域４内の第２のエッチングストッパ膜４０をエッチングする際に、ＮＭＯＳトランジスタ形成領域２内の第２のエッチングストッパ膜４０の一部をもサイドエッチングする。このため、本実施形態によれば、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に達するコンタクトホール４６ａを形成する際に、第２のエッチングストッパ膜４０によりエッチングが阻害されることがない。即ち、コンタクトホール４６ａをエッチングにより形成する際に、第２のエッチングストッパ膜４０によりエッチングが阻害されることなく、層間絶縁膜４４、圧縮応力膜４２、第１のエッチングストッパ膜３９及び引張応力膜３８がエッチングされる。従って、本実施形態によれば、良好なコンタクトホール４６ａを形成することができ、導体プラグ５０ａとゲート配線２０とを確実に接続することができる。しかも、本実施形態によれば、引張応力膜３８上に第１のエッチングストッパ膜３９が形成されているため、第２のエッチングストッパ膜４０をサイドエッチングする際に、引張応力膜３９がエッチングされるのを防止し得る。しかも、かかる第１のエッチングストッパ膜３９は、コンタクトホール４６ａを形成する際に、圧縮応力膜４２と一緒にエッチングし得るため、コンタクトホール４６ａの形成を阻害することもない。しかも、本実施形態によれば、引張応力膜３８を形成した後に、圧縮応力膜４２が形成されているため、圧縮応力膜４２が剥がれるのも防止し得る。従って、本実施形態によれば、信頼性の高い半導体装置を高い製造歩留まりで製造することができる。
【０１５９】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０１６０】
例えば、上記実施形態では、第１のエッチングストッパ膜３９として、圧縮応力膜４２と同様の膜を用いる場合を例に説明したが、第１のエッチングストッパ膜３９は、圧縮応力膜４２と同様の膜に限定されるものではない。応力とフッ酸耐性とは必ずしも直接には関係しないため、第１のエッチングストッパ膜３９は、小さい応力しか生じさせない膜や、応力を生じさせない膜であってもよい。また、上記実施形態では、第１のエッチングストッパ膜３９として、シリコン窒化膜を用いる場合を例に説明したが、第１のエッチングストッパ膜３９は、シリコン窒化膜に限定されるものではない。第２のエッチングストッパ膜４０をエッチングする際に、エッチングストッパとなり得る膜を、第１のエッチングストッパ膜３９として適宜用いることができる。但し、第１のエッチングストッパ膜３９は、コンタクトホール４６ａを形成する際に、圧縮応力膜４２や引張応力膜３８と一緒にエッチングされる膜であることが好ましい。例えば、第１のエッチングストッパ膜３９として、圧縮応力膜ではない、一般的なＳｉＣＮ膜を用いてもよい。第１のエッチングストッパ膜３９として、一般的なＳｉＣＮ膜を用いる場合、かかるＳｉＣＮ膜における炭素濃度は、例えば１〜３０％程度とすることができる。炭素を含有するシリコン窒化膜はフッ酸耐性が高いため、圧縮応力膜ではない一般的なＳｉＣＮ膜も、圧縮応力膜と同様に、フッ酸耐性が高い。従って、第１のエッチングストッパ膜３９として、圧縮応力膜ではない、一般的なＳｉＣＮ膜を用いてもよい。また、第１のエッチングストッパ膜３９として、引張応力膜３８より膜密度が高い膜を適宜用いてもよい。膜密度が高い膜は、膜密度が低い膜と比較して、フッ酸耐性が高いためである。
【０１６１】
また、上記実施形態では、第１のエッチングストッパ膜３９や圧縮応力膜４２を形成する際に、炭素を含む原料ガスとして、（ＣＨ３）３ＳｉＨガス（トリメチルシランガス）を用いる場合を例に説明したが、炭素を含む原料ガスはこれに限定されるものではない。第１のエッチングストッパ膜３９や圧縮応力膜４２を形成する際に、炭素を含む原料ガスとして、Ｓｉ（ＣＨ３）４ガス（テトラメチルシランガス）等を用いてもよい。
【０１６２】
また、上記実施形態では、引張応力膜３８としてシリコン窒化膜を形成したが、引張応力膜３８はシリコン窒化膜に限定されるものではない。領域２内に形成されるトランジスタのチャネル領域に応力を印加し得る膜を適宜形成すればよい。
【０１６３】
また、上記実施形態では、圧縮応力膜４２としてシリコン窒化膜を形成したが、圧縮応力膜４２はシリコン窒化膜に限定されるものではない。領域４内に形成されるトランジスタのチャネル領域に応力を印加し得る膜を適宜形成すればよい。
【０１６４】
また、上記実施形態では、第２のエッチングストッパ膜４０としてシリコン酸化膜を形成したが、第２のエッチングストッパ膜４０はシリコン酸化膜に限定されるものではない。圧縮応力膜４２とエッチング特性が異なり、且つ、第１のエッチングストッパ膜３９とエッチング特性が異なる膜を、適宜第２のエッチングストッパ膜４０として用いることができる。
【０１６５】
また、上記実施形態では、ポリシリコン膜により形成されたゲート配線２０にドーパント不純物を適宜導入することによりゲート電極２０ａ、２０ｂを形成したが、ゲート配線２０の材料はこれに限定されるものではない。例えば、ゲート配線２０を金属膜により形成してもよい。
【０１６６】
上記実施形態に関し、更に以下の付記を開示する。
【０１６７】
（付記１）
半導体基板の第１の領域内及び第２の領域内にゲート配線を連続的に形成し、前記ゲート配線の一部である第１のゲート電極を有する第１のトランジスタを前記第１の領域内に形成するとともに、前記ゲート配線の他の一部である第２のゲート電極を有する第２のトランジスタを前記第２の領域内に形成する工程と、
前記半導体基板上に、前記第１のトランジスタ及び前記第２のトランジスタを覆うように、第１の応力膜を形成する工程と、
前記第１の応力膜上に、第１のエッチングストッパ膜を形成する工程と、
前記第１のエッチングストッパ膜上に、前記第１のエッチングストッパ膜とエッチング特性が異なる第２のエッチングストッパ膜を形成する工程と、
前記第１の領域を覆い、前記第２の領域を露出する第１のマスク層を形成する工程と、
前記第１のマスク層をマスクとし、前記第１のエッチングストッパ膜をストッパとして、前記第２の領域内の前記第２のエッチングストッパ膜をエッチング除去し、更に、前記第１のマスク層の下に位置する前記第２のエッチングストッパ膜を、等方性エッチングする工程と、
前記第１のマスク層をマスクとして、前記第２の領域内の前記第１のエッチングストッパ膜及び前記第１の応力膜をエッチング除去する工程と、
前記半導体基板上に、前記第２のエッチングストッパ膜とエッチング特性が異なる第２の応力膜を、前記第２のトランジスタ、前記第１の応力膜、前記第１のエッチングストッパ膜及び前記第２のエッチングストッパ膜を覆うように形成する工程と、
前記第２の領域を覆い、前記第１の領域側の端面が前記第２のエッチングストッパ膜上に位置する第２のマスク層を、前記第２の応力膜上に形成する工程と、
前記第２のマスク層をマスクとして、前記第２の応力膜の一部が前記第１の応力膜の一部及び前記第２のエッチングストッパ膜の一部と重なり合うように、前記第２の応力膜をエッチングする工程と、
前記半導体基板上に、前記第１の応力膜、前記第２の応力膜、前記第１のエッチングストッパ膜及び前記第２のエッチングストッパ膜を覆うように絶縁膜を形成する工程と、
前記絶縁膜、第２の応力膜、前記第１のエッチングストッパ膜及び前記第１の応力膜を貫通するコンタクトホールを、前記第１の領域と前記第２の領域との境界部における前記ゲート配線に達するように形成する工程と、
前記コンタクトホール内に導体プラグを埋め込む工程と
を有することを特徴とする半導体装置の製造方法。
【０１６８】
（付記２）
付記１記載の半導体装置の製造方法において、
前記第１のマスク層の下に位置する前記第２のエッチングストッパ膜を等方性エッチングする際には、フッ酸を含むエッチング液を用いてエッチングする
ことを特徴とする半導体装置の製造方法。
【０１６９】
（付記３）
付記１又は２記載の半導体装置の製造方法において、
前記第１の応力膜は、シリコン窒化膜であり、
前記第２のエッチングストッパ膜は、シリコン酸化膜であり、
前記第１のエッチングストッパ膜は、前記第１の応力膜より炭素の含有率が高いシリコン窒化膜である
ことを特徴とする半導体装置の製造方法。
【０１７０】
（付記４）
付記１又は２記載の半導体装置の製造方法において、
前記第１の応力膜は、シリコン窒化膜であり、
前記第２のエッチングストッパ膜は、シリコン酸化膜であり、
前記第１のエッチングストッパ膜は、前記第１の応力膜より膜密度が高いシリコン窒化膜である
ことを特徴とする半導体装置の製造方法。
【０１７１】
（付記５）
付記１乃至４のいずれかに記載の半導体装置の製造方法において、
前記第２の応力膜は、シリコン窒化膜である
ことを特徴とする半導体装置の製造方法。
【０１７２】
（付記６）
付記１乃至５のいずれかに記載の半導体装置の製造方法において、
前記第１の応力膜は、引張応力膜であり、
前記第１のエッチングストッパ膜及び前記第２の応力膜は、圧縮応力膜である
ことを特徴とする半導体装置の製造方法。
【０１７３】
（付記７）
付記１乃至６のいずれかに記載の半導体装置の製造方法において、
前記第１のエッチングストッパ膜の膜厚は、前記第１の応力膜の膜厚より小さい
ことを特徴とする半導体装置の製造方法。
【０１７４】
（付記８）
付記７記載の半導体装置の製造方法において、
前記第１のエッチングストッパ膜の膜厚は、前記第１の応力膜の膜厚の２分の１以下である
ことを特徴とする半導体装置の製造方法。
【０１７５】
（付記９）
付記１乃至８のいずれかに記載の半導体装置の製造方法において、
前記第１のトランジスタは、ＮＭＯＳトランジスタであり、
前記第２のトランジスタは、ＰＭＯＳトランジスタである
ことを特徴とする半導体装置の製造方法。
【０１７６】
（付記１０）
半導体基板の第１の領域内及び第２の領域内に連続的に形成されたゲート配線と、
前記第１の領域内に形成され、前記ゲート配線の一部である第１のゲート電極と、前記第１のゲート電極の両側の前記半導体基板内に形成された第１のソース／ドレイン拡散層とを有する第１のトランジスタと、
前記第２の領域内に形成され、前記ゲート配線の他の一部である第２のゲート電極と、前記第２のゲート電極の両側の前記半導体基板内に形成された第２のソース／ドレイン拡散層とを有する第２のトランジスタと、
前記第１の領域内における前記半導体基板上に、前記第１のトランジスタを覆うように形成された第１の応力膜と、
前記第１の応力膜上に形成された第１のエッチングストッパ膜と、
前記第１のエッチングストッパ膜とエッチング特性が異なり、前記第１の領域上のうちの前記第２の領域に近接する部分を除く部分に形成された第２のエッチングストッパ膜と、
前記第２の領域内における前記半導体基板上に前記第２のトランジスタを覆うように形成され、前記第１の領域側の縁部が前記第１の応力膜の一部、前記第１のエッチングストッパ膜の一部及び前記第２のエッチングストッパ膜の一部と重なり合っている第２の応力膜と、
前記半導体基板上に、前記第１の応力膜、前記第１のエッチングストッパ膜、前記第２のエッチングストッパ膜及び前記第２の応力膜を覆うように形成された絶縁膜と、
前記絶縁膜、前記第２の応力膜、前記第１のエッチングストッパ膜及び前記第１の応力膜を貫通し、前記第１の領域と前記第２の領域との境界部における前記ゲート配線に達するコンタクトホール内に埋め込まれた導体プラグとを有し、
前記第２のエッチングストッパ膜のうちの前記第２の領域側の端面は、前記第１の応力膜の前記第２の領域側の端面よりも後退している
ことを特徴とする半導体装置。
【０１７７】
（付記１１）
付記１０記載の半導体装置において、
前記第１の応力膜は、シリコン窒化膜であり、
前記第２のエッチングストッパ膜は、シリコン酸化膜であり、
前記第１のエッチングストッパ膜は、前記第１の応力膜より炭素の含有率が高いシリコン窒化膜である
ことを特徴とする半導体装置。
【０１７８】
（付記１２）
付記１０記載の半導体装置において、
前記第１の応力膜は、シリコン窒化膜であり、
前記第２のエッチングストッパ膜は、シリコン酸化膜であり、
前記第１のエッチングストッパ膜は、前記第１の応力膜より膜密度が高いシリコン窒化膜である
ことを特徴とする半導体装置。
【０１７９】
（付記１３）
付記１０乃至１２のいずれかに記載の半導体装置において、
前記第２の応力膜は、シリコン窒化膜である
ことを特徴とする半導体装置。
【０１８０】
（付記１４）
付記１０乃至１３のいずれかに記載の半導体装置において、
前記第１の応力膜は、引張応力膜であり、
前記第１のエッチングストッパ膜及び前記第２の応力膜は、圧縮応力膜である
ことを特徴とする半導体装置。
【０１８１】
（付記１５）
付記１０乃至１４のいずれかに記載の半導体装置において、
前記第１のエッチングストッパ膜の膜厚は、前記第１の応力膜の膜厚より小さい
ことを特徴とする半導体装置。
【０１８２】
（付記１６）
付記１５記載の半導体装置において、
前記第１のエッチングストッパ膜の膜厚は、前記第１の応力膜の膜厚の２分の１以下である
ことを特徴とする半導体装置。
【０１８３】
（付記１７）
付記１０乃至１６のいずれかに記載の半導体装置において、
前記第１のトランジスタは、ＮＭＯＳトランジスタであり、
前記第２のトランジスタは、ＰＭＯＳトランジスタである
ことを特徴とする半導体装置。
【符号の説明】
【０１８４】
２…ＮＭＯＳトランジスタ形成領域
４…ＰＭＯＳトランジスタ形成領域
１０…半導体基板
１２ａ、１２ｂ…素子領域
１４…素子分離領域
１６Ｎ…Ｎ型ウェル
１６Ｐ…Ｐ型ウェル
１８…ゲート絶縁膜
２０…ゲート配線
２０ａ、２０ｂ…ゲート電極
２１…幅広部
２２…サイドウォール絶縁膜
２４ａ…低濃度不純物領域、エクステンション領域
２４ｂ…高濃度不純物領域
２６…ソース／ドレイン拡散層
２８ａ…低濃度不純物領域、エクステンション領域
２８ｂ…高濃度不純物領域
３０…ソース／ドレイン拡散層
３２…シリサイド層
３４…ＮＭＯＳトランジスタ
３６…ＰＭＯＳトランジスタ
３８…引張応力膜
３９…第１のエッチングストッパ膜
４０…第２のエッチングストッパ膜
４２…圧縮応力膜
４４…層間絶縁膜
４６ａ〜４６ｃ…コンタクトホール
４８…バリアメタル膜
５０ａ〜５０ｃ…導体プラグ
５２…層間絶縁膜
５４…溝
５６…バリアメタル膜
５８…配線
６０…フォトレジスト膜
６２…フォトレジスト膜
６４…フォトレジスト膜
６６ａ〜６６ｃ…開口部
１０２…ＰＭＯＳトランジスタ形成領域
１０４…ＮＭＯＳトランジスタ形成領域
１２０…ゲート配線
１２０ａ、１２０ｂ…ゲート電極
１３２…シリサイド層
１３８…圧縮応力膜
１４０…エッチングストッパ膜
１４２…引張応力膜
１４４…層間絶縁膜
１４６…コンタクトホール
１６４…フォトレジスト膜
１６６…開口部
【特許請求の範囲】
【請求項１】
半導体基板の第１の領域内及び第２の領域内にゲート配線を連続的に形成し、前記ゲート配線の一部である第１のゲート電極を有する第１のトランジスタを前記第１の領域内に形成するとともに、前記ゲート配線の他の一部である第２のゲート電極を有する第２のトランジスタを前記第２の領域内に形成する工程と、
前記半導体基板上に、前記第１のトランジスタ及び前記第２のトランジスタを覆うように、第１の応力膜を形成する工程と、
前記第１の応力膜上に、第１のエッチングストッパ膜を形成する工程と、
前記第１のエッチングストッパ膜上に、前記第１のエッチングストッパ膜とエッチング特性が異なる第２のエッチングストッパ膜を形成する工程と、
前記第１の領域を覆い、前記第２の領域を露出する第１のマスク層を形成する工程と、
前記第１のマスク層をマスクとし、前記第１のエッチングストッパ膜をストッパとして、前記第２の領域内の前記第２のエッチングストッパ膜をエッチング除去し、更に、前記第１のマスク層の下に位置する前記第２のエッチングストッパ膜を、等方性エッチングする工程と、
前記第１のマスク層をマスクとして、前記第２の領域内の前記第１のエッチングストッパ膜及び前記第１の応力膜をエッチング除去する工程と、
前記半導体基板上に、前記第２のエッチングストッパ膜とエッチング特性が異なる第２の応力膜を、前記第２のトランジスタ、前記第１の応力膜、前記第１のエッチングストッパ膜及び前記第２のエッチングストッパ膜を覆うように形成する工程と、
前記第２の領域を覆い、前記第１の領域側の端面が前記第２のエッチングストッパ膜上に位置する第２のマスク層を、前記第２の応力膜上に形成する工程と、
前記第２のマスク層をマスクとして、前記第２の応力膜の一部が前記第１の応力膜の一部及び前記第２のエッチングストッパ膜の一部と重なり合うように、前記第２の応力膜をエッチングする工程と、
前記半導体基板上に、前記第１の応力膜、前記第２の応力膜、前記第１のエッチングストッパ膜及び前記第２のエッチングストッパ膜を覆うように絶縁膜を形成する工程と、
前記絶縁膜、第２の応力膜、前記第１のエッチングストッパ膜及び前記第１の応力膜を貫通するコンタクトホールを、前記第１の領域と前記第２の領域との境界部における前記ゲート配線に達するように形成する工程と、
前記コンタクトホール内に導体プラグを埋め込む工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１のマスク層の下に位置する前記第２のエッチングストッパ膜を等方性エッチングする際には、フッ酸を含むエッチング液を用いてエッチングする
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２記載の半導体装置の製造方法において、
前記第１の応力膜は、シリコン窒化膜であり、
前記第２のエッチングストッパ膜は、シリコン酸化膜であり、
前記第１のエッチングストッパ膜は、前記第１の応力膜より炭素の含有率が高いシリコン窒化膜である
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１又は２記載の半導体装置の製造方法において、
前記第１の応力膜は、シリコン窒化膜であり、
前記第２のエッチングストッパ膜は、シリコン酸化膜であり、
前記第１のエッチングストッパ膜は、前記第１の応力膜より膜密度が高いシリコン窒化膜である
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記第２の応力膜は、シリコン窒化膜である
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１乃至５のいずれか１項に記載の半導体装置の製造方法において、
前記第１の応力膜は、引張応力膜であり、
前記第１のエッチングストッパ膜及び前記第２の応力膜は、圧縮応力膜である
ことを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板の第１の領域内及び第２の領域内に連続的に形成されたゲート配線と、
前記第１の領域内に形成され、前記ゲート配線の一部である第１のゲート電極と、前記第１のゲート電極の両側の前記半導体基板内に形成された第１のソース／ドレイン拡散層とを有する第１のトランジスタと、
前記第２の領域内に形成され、前記ゲート配線の他の一部である第２のゲート電極と、前記第２のゲート電極の両側の前記半導体基板内に形成された第２のソース／ドレイン拡散層とを有する第２のトランジスタと、
前記第１の領域内における前記半導体基板上に、前記第１のトランジスタを覆うように形成された第１の応力膜と、
前記第１の応力膜上に形成された第１のエッチングストッパ膜と、
前記第１のエッチングストッパ膜とエッチング特性が異なり、前記第１の領域上のうちの前記第２の領域に近接する部分を除く部分に形成された第２のエッチングストッパ膜と、
前記第２の領域内における前記半導体基板上に前記第２のトランジスタを覆うように形成され、前記第１の領域側の縁部が前記第１の応力膜の一部、前記第１のエッチングストッパ膜の一部及び前記第２のエッチングストッパ膜の一部と重なり合っている第２の応力膜と、
前記半導体基板上に、前記第１の応力膜、前記第１のエッチングストッパ膜、前記第２のエッチングストッパ膜及び前記第２の応力膜を覆うように形成された絶縁膜と、
前記絶縁膜、前記第２の応力膜、前記第１のエッチングストッパ膜及び前記第１の応力膜を貫通し、前記第１の領域と前記第２の領域との境界部における前記ゲート配線に達するコンタクトホール内に埋め込まれた導体プラグとを有し、
前記第２のエッチングストッパ膜のうちの前記第２の領域側の端面は、前記第１の応力膜の前記第２の領域側の端面よりも後退している
ことを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第１の応力膜は、シリコン窒化膜であり、
前記第２のエッチングストッパ膜は、シリコン酸化膜であり、
前記第１のエッチングストッパ膜は、前記第１の応力膜より炭素の含有率が高いシリコン窒化膜である
ことを特徴とする半導体装置。
【請求項９】
請求項７記載の半導体装置において、
前記第１の応力膜は、シリコン窒化膜であり、
前記第２のエッチングストッパ膜は、シリコン酸化膜であり、
前記第１のエッチングストッパ膜は、前記第１の応力膜より膜密度が高いシリコン窒化膜である
ことを特徴とする半導体装置。
【請求項１０】
請求項７乃至９のいずれか１項に記載の半導体装置において、
前記第２の応力膜は、シリコン窒化膜である
ことを特徴とする半導体装置。
【請求項１】
半導体基板の第１の領域内及び第２の領域内にゲート配線を連続的に形成し、前記ゲート配線の一部である第１のゲート電極を有する第１のトランジスタを前記第１の領域内に形成するとともに、前記ゲート配線の他の一部である第２のゲート電極を有する第２のトランジスタを前記第２の領域内に形成する工程と、
前記半導体基板上に、前記第１のトランジスタ及び前記第２のトランジスタを覆うように、第１の応力膜を形成する工程と、
前記第１の応力膜上に、第１のエッチングストッパ膜を形成する工程と、
前記第１のエッチングストッパ膜上に、前記第１のエッチングストッパ膜とエッチング特性が異なる第２のエッチングストッパ膜を形成する工程と、
前記第１の領域を覆い、前記第２の領域を露出する第１のマスク層を形成する工程と、
前記第１のマスク層をマスクとし、前記第１のエッチングストッパ膜をストッパとして、前記第２の領域内の前記第２のエッチングストッパ膜をエッチング除去し、更に、前記第１のマスク層の下に位置する前記第２のエッチングストッパ膜を、等方性エッチングする工程と、
前記第１のマスク層をマスクとして、前記第２の領域内の前記第１のエッチングストッパ膜及び前記第１の応力膜をエッチング除去する工程と、
前記半導体基板上に、前記第２のエッチングストッパ膜とエッチング特性が異なる第２の応力膜を、前記第２のトランジスタ、前記第１の応力膜、前記第１のエッチングストッパ膜及び前記第２のエッチングストッパ膜を覆うように形成する工程と、
前記第２の領域を覆い、前記第１の領域側の端面が前記第２のエッチングストッパ膜上に位置する第２のマスク層を、前記第２の応力膜上に形成する工程と、
前記第２のマスク層をマスクとして、前記第２の応力膜の一部が前記第１の応力膜の一部及び前記第２のエッチングストッパ膜の一部と重なり合うように、前記第２の応力膜をエッチングする工程と、
前記半導体基板上に、前記第１の応力膜、前記第２の応力膜、前記第１のエッチングストッパ膜及び前記第２のエッチングストッパ膜を覆うように絶縁膜を形成する工程と、
前記絶縁膜、第２の応力膜、前記第１のエッチングストッパ膜及び前記第１の応力膜を貫通するコンタクトホールを、前記第１の領域と前記第２の領域との境界部における前記ゲート配線に達するように形成する工程と、
前記コンタクトホール内に導体プラグを埋め込む工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１のマスク層の下に位置する前記第２のエッチングストッパ膜を等方性エッチングする際には、フッ酸を含むエッチング液を用いてエッチングする
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２記載の半導体装置の製造方法において、
前記第１の応力膜は、シリコン窒化膜であり、
前記第２のエッチングストッパ膜は、シリコン酸化膜であり、
前記第１のエッチングストッパ膜は、前記第１の応力膜より炭素の含有率が高いシリコン窒化膜である
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１又は２記載の半導体装置の製造方法において、
前記第１の応力膜は、シリコン窒化膜であり、
前記第２のエッチングストッパ膜は、シリコン酸化膜であり、
前記第１のエッチングストッパ膜は、前記第１の応力膜より膜密度が高いシリコン窒化膜である
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記第２の応力膜は、シリコン窒化膜である
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１乃至５のいずれか１項に記載の半導体装置の製造方法において、
前記第１の応力膜は、引張応力膜であり、
前記第１のエッチングストッパ膜及び前記第２の応力膜は、圧縮応力膜である
ことを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板の第１の領域内及び第２の領域内に連続的に形成されたゲート配線と、
前記第１の領域内に形成され、前記ゲート配線の一部である第１のゲート電極と、前記第１のゲート電極の両側の前記半導体基板内に形成された第１のソース／ドレイン拡散層とを有する第１のトランジスタと、
前記第２の領域内に形成され、前記ゲート配線の他の一部である第２のゲート電極と、前記第２のゲート電極の両側の前記半導体基板内に形成された第２のソース／ドレイン拡散層とを有する第２のトランジスタと、
前記第１の領域内における前記半導体基板上に、前記第１のトランジスタを覆うように形成された第１の応力膜と、
前記第１の応力膜上に形成された第１のエッチングストッパ膜と、
前記第１のエッチングストッパ膜とエッチング特性が異なり、前記第１の領域上のうちの前記第２の領域に近接する部分を除く部分に形成された第２のエッチングストッパ膜と、
前記第２の領域内における前記半導体基板上に前記第２のトランジスタを覆うように形成され、前記第１の領域側の縁部が前記第１の応力膜の一部、前記第１のエッチングストッパ膜の一部及び前記第２のエッチングストッパ膜の一部と重なり合っている第２の応力膜と、
前記半導体基板上に、前記第１の応力膜、前記第１のエッチングストッパ膜、前記第２のエッチングストッパ膜及び前記第２の応力膜を覆うように形成された絶縁膜と、
前記絶縁膜、前記第２の応力膜、前記第１のエッチングストッパ膜及び前記第１の応力膜を貫通し、前記第１の領域と前記第２の領域との境界部における前記ゲート配線に達するコンタクトホール内に埋め込まれた導体プラグとを有し、
前記第２のエッチングストッパ膜のうちの前記第２の領域側の端面は、前記第１の応力膜の前記第２の領域側の端面よりも後退している
ことを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第１の応力膜は、シリコン窒化膜であり、
前記第２のエッチングストッパ膜は、シリコン酸化膜であり、
前記第１のエッチングストッパ膜は、前記第１の応力膜より炭素の含有率が高いシリコン窒化膜である
ことを特徴とする半導体装置。
【請求項９】
請求項７記載の半導体装置において、
前記第１の応力膜は、シリコン窒化膜であり、
前記第２のエッチングストッパ膜は、シリコン酸化膜であり、
前記第１のエッチングストッパ膜は、前記第１の応力膜より膜密度が高いシリコン窒化膜である
ことを特徴とする半導体装置。
【請求項１０】
請求項７乃至９のいずれか１項に記載の半導体装置において、
前記第２の応力膜は、シリコン窒化膜である
ことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１２−３８９９０（Ｐ２０１２−３８９９０Ａ）
【公開日】平成２４年２月２３日（２０１２．２．２３）
【国際特許分類】
【出願番号】特願２０１０−１７９３８４（Ｐ２０１０−１７９３８４）
【出願日】平成２２年８月１０日（２０１０．８．１０）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２４年２月２３日（２０１２．２．２３）
【国際特許分類】
【出願日】平成２２年８月１０日（２０１０．８．１０）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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