【課題】本発明の課題は、プリント基板製造前の設計データ、あるいは製造後の動作で電気的干渉が問題になったプリント基板に対し、クリアランス連鎖による電気的干渉が許容範囲内にあるかを判定するプリント基板設計検証システムを提供することにある。
【解決手段】前記課題は、プリント基板設計検証システムにおいて、ＣＡＤデータからクリアランス情報取得部３０と、配線情報取得部４０と、クリアランス連鎖解析部５０と、クリアランス連鎖と配線の交差検証部６０と不合格箇所リスト生成部８０とを備えることによって達成される。 （もっと読む）

【課題】素子と配線、配線と配線の交差部分の耐圧を検証することができるレイアウト検証装置及びレイアウト検証方法を提供する。
【解決手段】レイアウト検証装置は、半導体集積回路の回路図データと、該回路図データに基づいて生成されたレイアウトデータとの整合性を検証する整合性検証手段と、整合性検証手段により整合性が検証された場合に、レイアウトデータに基づいて、互いに交差する位置関係にある素子と配線、又は、配線と配線がなす交差対を抽出する抽出手段と、判定基準となる基準電位差を記憶する記憶手段と、回路図データに基づいて、交差対の電位差を求める電位差検出手段と、交差対の電位差と基準電位差とを比較する電位差比較手段と、を備える。 （もっと読む）

集積回路（ＩＣ）の物理設計での回路コンポーネントの配置において、焼きなまし法プロセスのための初期温度値を発生させることが、もしあれば、ビンへのＩＣコンポーネントの前の分割に基づく。次いで、反復限度値が、初期温度値に等しく割り当てられる。次いで、焼きなまし法プロセスが、反復限度値にしたがって、ビンへのＩＣコンポーネントの現在の分割に関して実行される。ＩＣコンポーネントは、前のビン数と比較して、総数が指数関数的により大きな、より小さなビンにさらに分割される。次いで、プロセスは、焼きなまし法プロセスのための初期温度値を発生させることの操作から開始して、各ビン内の回路コンポーネントの数が指定された数より小さくなるまで、繰り返される。
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【課題】ＡＣスペック（タイミング条件）による回路設計・レイアウト設計条件を半自動で行うことを可能とし、回路動作の安定化を実現するシステムと装置の提供。
【解決手段】部品を選択し、端子情報、入出力属性、ＡＣスペックを含むタイミングデータベースを作成する工程（Ｓ１、Ｓ２）と、回路設計用情報から回路図を作成する工程（Ｓ３）と、部品の接続が確定した時点で接続情報を抽出しタイミングの照合を行う工程（Ｓ４、Ｓ５）と、前記部品の配置及び配線を含むレイアウト設計を行う工程（Ｓ６）と、ネットリストとレイアウト情報からデータ配線とクロック配線の配線長を抽出し、各配線の配線遅延時間を導出する工程（Ｓ７）と、導出された配線遅延時間から部品間のタイミング制約を満たしているか検証する工程（Ｓ８）とを含む。 （もっと読む）

【課題】実際に即した配線ＯＣＶｐ係数を用い、タイミング解析の精度を向上させる。
【解決手段】配線ＯＣＶｐ係数を用いて配線遅延値を補正することにより、設計回路に含まれる第１パスと第２パスとの間の遅延差を検証する。配線ＯＣＶｐ係数の変動成分ΔＯＣＶｐは、配線のグローバルばらつきに起因するΔＯＣＶｐ＿λと、同層の配線のローカルばらつきに起因するΔＯＣＶｐ＿θと、異層間の配線のローカルばらつきに起因するΔＯＣＶｐ＿ωと、を含む。ΔＯＣＶｐ＿λは、それぞれのパスを構成する配線の各配線層における配線長に依存する。ΔＯＣＶｐ＿θは、上記配線長に加えてパス間距離に依存する。ΔＯＣＶｐ＿ωは、上記配線長に加えてチップサイズに依存する。それら配線長、パス間距離、及びチップサイズを示すデータを読み出し、読み出されたデータを用いて配線ＯＣＶｐ係数を算出し、算出された配線ＯＣＶｐ係数を配線遅延値に適用する。 （もっと読む）

【課題】対象回路の統計的リーク電流解析にかかる処理時間の短縮化を図ること。
【解決手段】本解析支援手法では、対象回路１００の中から、特性が同一または類似するセル群Ｃ１〜Ｃ３を検出する。本解析支援手法では、セルＣ１〜Ｃ３ごとに固有の各係数ａ₁〜ａ₃，ｂ₁〜ｂ₃，ｃ₁〜ｃ₃を係数ａ，ｂ，ｃに置き換える。本解析支援手法では、セルＣ１〜Ｃ３ごとに固有の第１バラツキパラメータα₁，α₂，α₃を一つの第１バラツキパラメータαに変換する。本解析支援手法では、変換後の第１バラツキパラメータαを用いて、対象回路１００のリーク電流のバラツキを表す関数を算出する。これにより、対象回路のリーク電流のバラツキを表す関数の項数を削減し、統計的リーク解析にかかる処理時間の短縮化を図る。 （もっと読む）

【課題】半導体集積回路のレイアウト設計におけるタイミング収束性を向上させること。
【解決手段】本発明にかかる半導体集積回路のレイアウト方法は、半導体集積回路に搭載され、同一のクロックルートからクロックが分配されるＮ個（Ｎは、３以上の整数）の順序回路のうち、Ｍ個（Ｍは、２以上かつＮ以下の整数）の順序回路を選択し、選択されたＭ個の順序回路を、Ｍ個の入力端子及び出力端子と、クロックルートから分配されるクロックを受け付ける１個のクロック端子とを有する１個の多データ入出力順序回路へ置換する。 （もっと読む）

【課題】配線に多数のスルーホールが存在する場合にも、多数のスルーホール分割要素に分割されることを回避し、分割要素の数の増大を抑制し、配線抵抗の算出時間を短縮する装置の提供。
【解決手段】第１配線層と第２配線層の配線を接続する複数のスルーホールを有する領域に、複数のスルーホールを含む枠図形ＦＦ１を設定し、枠図形を複数の枠領域ＦＲ１〜３に分割する。各枠領域内の複数のスルーホールを合成して１つのスルーホールにまとめ、各枠領域内にはそれぞれ１つの合成スルーホールＣＴ１〜３が設定される。各枠領域に１つに設定されたスルーホールの位置を基準として、第１配線層、第２配線層における枠図形に対応する配線抵抗を分割した抵抗値ＲＬ１１〜１４、ＲＬ２１〜２２と、各枠領域内で１つに設定されたスルーホールの抵抗値ＲＣＴ１〜３とを用いて、抵抗回路網を作成し、抵抗回路網を１つの抵抗ＲＳに合成する。 （もっと読む）

【課題】対象階層マクロブロックから他の階層マクロブロックへの配線間容量を更に抑制すること。
【解決手段】本発明では、チップ全体を階層的に分割した複数の階層マクロブロックを生成する（Ｓ２）。階層マクロブロック３０に対する回路図データから、初段、最終段のセルを表す境界セル群４０〜４３、４４〜４７と、上位の階層マクロブロック６０のセル７１、７２及び境界セル群４０〜４３、４４〜４７を接続する境界パス群５３、５４とを抽出する（Ｓ３）。階層マクロブロック３０において、境界３１の一部分３２から内部に延びる境界回路領域６１と、境界回路領域６１を囲う境界セル領域６２と、それ以外の領域６３とを決定し（Ｓ４）、境界セル群４０〜４３、４４〜４７を境界セル領域６２に配置する（Ｓ５）。階層マクロブロック６０にセル７１、７２を配置すると同時に、境界回路領域６１に境界パス群５３、５４を配置する（Ｓ９）。 （もっと読む）

【課題】レイアウトデータに含まれる導電層の電圧を正しく設定できるレイアウト検証装置を提供する。
【解決手段】半導体装置のレイアウトデータに含まれる複数の導電層のそれぞれの設計電圧を設定する電圧設定部２０と、設計電圧が設定されたレイアウトデータを、デザインルールに基づいて検証する検証部３０とを具備する。電圧設定部２０は、レイアウトデータに含まれる第１電圧で動作する第１素子７０に対して、第１導電型の第１半導体層７２をＧＮＤ電圧と認識し、第２導電型の第２半導体層７４及び第３半導体層７４を第１電圧と認識する電圧認識部２１と、第１半導体層７２のＧＮＤ電圧が伝播され、第１半導体層７２及び第２半導体層７４に接続する複数の第１導電層９０、９１、９２の設計電圧を、ＧＮＤ電圧に設定するＧＮＤ設定部２２と、複数の第１導電層９０、９１、９２の設計電圧がＧＮＤ電圧に設定された後で、第３半導体層７３の第１電圧が伝播される第２導電層９３の設計電圧を、第１電圧に設定する電源電圧設定部２３とを備える。 （もっと読む）

【課題】トランジスタレベルの故障診断で複数の故障候補が得られた場合に、故障候補をさらに絞り込むことができるようにすること。
【解決手段】故障箇所絞込み装置は、トランジスタレベルで故障箇所を絞り込むことで得られた複数の故障候補を、電位コントラスト（ＶＣ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒａｓｔ）法で観測可能な故障候補とそれ以外の故障候補に分類する故障候補分類部と、複数の故障候補を分類結果に応じてレイアウト図上に表示する表示部と、を有する。 （もっと読む）

【課題】消費電力の増加をできるだけ抑えながら、回路の動作速度を向上させる。
【解決手段】本製造方法では、対象経路上のトランジスタの設計パターン形状の少なくとも一部を特徴づけるパラメータの値により閾値を算出し、算出された閾値と目標閾値との差を算出し、トランジスタの閾値とゲート長との関数関係にしたがって、閾値と目標閾値との差に対応するゲート長の変更量を算出し、対象経路上のトランジスタのゲート長を変更量だけ縮小し、ゲート長が縮小されたトランジスタを含む回路の設計情報から回路が製造される。 （もっと読む）

【課題】補正対象パターンに一致する雛形パターンが準備されていない場合には、補正対象パターンに、従来のルールベースＯＰＣ手法を適用しなければならない。
【解決手段】雛形記憶領域１５に、雛形パターン及びその補正パターンが記憶さる。ルールベースＯＰＣテーブル１６に、ルールベースＯＰＣ手法のルールが記憶される。補正対象パターン記憶領域１７に、補正対象パターンが記憶される。処理装置１０が、雛形パターンと補正対象パターンとを比較して、一致部分と不一致部分とを抽出する。補正対象パターンのうち、不一致部分に起因して、ルールベースＯＰＣ手法を適用した際の補正量が影響を受ける部分を、要修正部分として抽出する。一致部分のうち、要修正部分以外の部分に対して、雛形記憶領域に記憶されている補正パターンに基づいて第１の補正を行う。要修正部分及び不一致部分に対して、ルールベースＯＰＣテーブルに基づいて第２の補正を行う。 （もっと読む）

【課題】トランジスタ等の電気的特性のばらつきを低減し得る半導体装置の設計方法及び半導体装置の製造方法を提供する。
【解決手段】素子領域の実パターンである複数の第１の実パターンと、ゲート配線の実パターンである複数の第２の実パターンとを配置するステップと、レイアウト領域を複数の分割領域に分割するステップと、レイアウト領域内に、ダミーの素子領域のパターンである複数の第１のダミーパターンと、ダミーのゲート配線のパターンである複数の第２のダミーパターンとを配置するステップであって、分割領域内における第１の実パターン、第２の実パターン、第１のダミーパターン及び第２のダミーパターンの周囲長の総和の、分割領域間におけるばらつきが、所定の範囲内となるように、第１のダミーパターン及び第２のダミーパターンを配置する。 （もっと読む）

【課題】半導体集積回路の設計ＴＡＴの増大を防止する。
【解決手段】レイアウト設計装置は、パッケージに起因して半導体チップに加わるパッケージ応力の応力値の分布を示す応力分布データを読み込む応力分布データ読込み手段３と、半導体チップのチップレイアウトデータから素子レイアウトデータを抽出する素子レイアウトデータ獲得手段７と、半導体チップに搭載される各素子について応力値と素子の特性変動の関係を示した検量線データを保持する検量線データ保持部９と、応力分布データ、素子レイアウトデータ及び検量線データに基づいて各素子についてパッケージ応力による素子特性変動を算出する素子特性変動計算手段１１と、素子特性変動を打ち消すように素子レイアウトデータを補正する素子レイアウト補正手段１３と、補正後素子レイアウトデータを用いてチップレイアウトデータを補正するチップレイアウト補正手段と、を備えている。 （もっと読む）

【課題】配線モデルの配線間隔の合否を容易に検証すること。
【解決手段】算出手段２は、各配線モデル４、５が伝搬する信号の伝搬速度と、送信素子モデル６の立ち上がり時間（ｔｒ）または立ち下がり時間（ｔｆ）とに基づいて、配線モデル４、５の特性インピーダンスを算出する区間となる区間長を設定する。例えば、区間長は、次式（２）で表される。区間長＝（伝搬速度×ｔｒｔｆ）／分割係数・・・（２）ここで、ｔｒｔｆは、立ち上がり時間または立ち下がり時間のいずれか一方を意味している。 （もっと読む）

【課題】信号の損失や信号への雑音を考慮しつつ、コネクタのピン配置を容易に決定できるピン配置決定プログラム、ピン配置決定装置及びピン配置決定方法を提供することを目的とする。
【解決手段】コンピュータを、プリント板のコネクタに接続された各配線における配線損失及び雑音量から各配線の波形劣化量を算出する波形劣化量算出手段２５と、各配線の波形劣化量と判定基準とを比較し、該波形劣化量が該判定基準を上回る配線を判定する判定手段２６と、判定した配線が接続されたコネクタの該当ピンを、波形劣化量が判定基準を下回ると判定されるように、雑音量が少ないコネクタの入れ替え対象ピンと入れ替えるピン配置入替手段２２として機能させることにより上記課題を解決する。 （もっと読む）

【課題】タイミング最適化後のタイミング、および面積を見積もることにより、タイミング最適化後のセルの配置変更を大幅に低減し、レイアウト設計にかかる期間を短縮する。
【解決手段】ネットリスト１、タイミング制約２、フロアプラン３、レイアウトライブラリ４、およびタイミングライブラリ５などを用いた初期配置処理中に、タイミング最適化後のタイミング、面積を見積もるためのタイミング・面積見積もり用ライブラリを予め作成しておき、タイミング制約２を満たすことができるかを見積もる。タイミング制約２を満たすことが困難なパスにあるセルは、近接配置し、逆に容易なパスは離して配置する。その際、面積増加も見積もり、配線混雑が発生しないようにする。 （もっと読む）

【課題】製造バラつきの下で、クロックスキューとクロック遅延最小化しつつ、クロック信号部での消費電力を最小化する。
【解決手段】メッシュネットの遅延を計算するメッシュネット遅延計算部103と、メッシュネット駆動構造の遅延を計算するメッシュネット駆動構造遅延計算部105と、クロック素子のクラスタを階層的に生成するクロック素子階層クラスタ生成部106と、クロックゲーティング構造生成部107と、ローカルクロック構造生成部108と、ローカルクロック構造遅延計算部109と、生成したクロック構造全体について、クロック最大遅延と遅延バラつきを考慮したクロックスキューを計算するクロック構造評価部110と、ローカルクロック構造候補の集合から、計算された各ローカルクロック構造遅延と計算された各クロックスキューとに基づいてクロック構造を選択するクロック構造選択手段111と、を備える。 （もっと読む）

【課題】電子部品を解析するためのシミュレーションでの解析精度の低下を抑制しつつ、解析に必要なメモリ量と解析時間を低減できるシミュレーションモデルを生成するための技術を提供する。
【解決手段】本発明のモデル生成装置は、シミュレーションの解析領域に含まれる各物質の比率を解析対象の電子部品のレイアウト情報に基づいて算出し、算出した比率に基づいてその解析領域に含まれる各物質の物性値を合成した合成値を算出し、その解析領域がその合成値を物性値とする一種類の物質からなるものとしてシミュレーションモデルを生成する。 （もっと読む）