【課題】ＩＲドロップの影響を考慮して半導体集積回路のタイミング解析を行うこと。
【解決手段】タイミング解析方法は、（Ａ）遅延変動率と電圧変動との関係を示す遅延電圧関数を算出するステップと、（Ｂ）ＩＲドロップによる電圧変動と距離との関係を示す電圧距離関数を算出するステップと、（Ｃ）遅延電圧関数と電圧距離関数を組み合わせることによって、ＩＲドロップによる遅延変動率と距離との関係を示す遅延距離関数を算出するステップと、（Ｄ）距離に依存するＯＣＶ係数を、遅延距離関数を用いることによって補正するステップと、（Ｅ）補正後のＯＣＶ係数を用いて、対象回路のタイミング解析を実行するステップと、を含む。 （もっと読む）

【課題】プリント基板の実装設計を行なうに際し、グランドプレーン上の部分ごとに最適なビアの間隔を決定し、スリットやクリアランスの存在を考慮に入れて、その間隔でビアを自動配置し、また配置されているビアがその間隔を満たしているか判定するための設計支援装置を提供する。
【解決手段】プリント基板設計装置は、周囲の部品配置や配線のレイアウト情報、クロック周波数などの部品および配線に与えられた特性情報、要求されるノイズ抑制強度に関する情報を入力として用い、これらの各情報をもとに、プリント基板の領域ごとに適切なビア間隔を算出する手段を持つ。 （もっと読む）

【課題】基板モデル上への部品モデルの配置を、自動かつ高精度で行なう。
【解決手段】第１記憶部１１の基板データおよび第２記憶部１２の部品データに基づき、設計対象基板上に設計対象部品を配置した組立モデルのデータを作成する処理部１３を有し、この処理部１３は、基板データによって定義される基板モデルに対する、部品データによって定義される部品モデルの搭載面を認識する認識部１３１と、この認識部１３１によって認識された搭載面に基づき基板モデル上に部品モデルを配置することにより組立モデルのデータを作成する配置処理部１３２とを有する。 （もっと読む）

【課題】回路の面積の増大や、設計時間の長期化や、大規模な回路の場合における修正の困難性などの問題が発生することなく、ＥＭの発生が著しく抑制された配線を設計する。
【解決手段】半導体装置の設計方法は、互いに平行に配置された複数の配線と複数の配線を互いに接続する複数のビアとを備えるグリッド配線を配置するステップＳ０１と、グリッド配線に接続された複数の内部回路を配置するステップＳ０２と、複数の内部回路によりグリッド配線内に流れる電流の電流密度を計算するステップＳ０３と、電流密度に応じたエレクトロマイグレーションを抑制する配線長となるように、複数の配線の各々を分断するステップＳ０４、Ｓ０５とを具備する。 （もっと読む）

【課題】集積回路の設計において電力を最適化する為に、コンピュータによって読取可能であり、コンピュータによって用いられる１つ以上のセルを有するセルライブラリを記録する記憶媒体の提供。
【解決手段】１つ以上のセルは、フィジカルディメンションパラメータとチャネル幅パラメータとを有する。フィジカルディメンションパラメータは、１つ以上のセルのフットプリントである。チャネル幅パラメータは、最小ドライバサイズと最大ドライバサイズとを有する。チャネル幅パラメータは、１つ以上の電力基準に基づいて集積回路の設計フロー中に、フットプリントを変更せずに、ツールが最大ドライバサイズと最小ドライバサイズとの間でチャネル幅を変更する範囲を定義する。 （もっと読む）

【課題】比較的少ない情報で設計対象の回路の検証を可能とすること。
【解決手段】設計支援装置１は、抽出部１ａと、作成部１ｂと、修正部１ｃとを有している。抽出部１ａは、複数の層２ａ〜２ｃを有する基板モデル２の層２ａに配置される一対の信号伝送回路モデル３ａ、３ｂの信号伝送に関連する範囲２ｄを、電源層およびグランド層から抽出する。作成部１ｂは、与えられる制約条件に基づいて、抽出部１ａにより抽出された範囲２ｄを加工した層モデル２ｆを作成する。修正部１ｃは、作成された層モデル２ｆに基づいて、基板モデル２を修正する。 （もっと読む）

【課題】回路性能見積もりの精度と処理時間とのバランスを図ることができる回路性能見積装置、回路性能見積方法及び回路性能見積プログラムを提供することを課題とする。
【解決手段】モデル式によるシミュレーションで回路性能を見積もるコンピュータに、回路性能とパラメータとの関係を示すモデル式に含まれる項が記録されている記録手段４５から項を取得して、項の組み合わせで新たなモデル式を生成するステップと、新たなモデル式でシミュレーションを行い、精度要求を満たすモデル式を選択するステップとを実行させる回路性能見積プログラムにより上記課題を解決する。 （もっと読む）

【課題】設計期間の短縮を図ること。
【解決手段】設計装置は、補正パターンにより生じるエラーのうち、コーナー部の丸まりの影響を受ける箇所のエラーについては、コーナー部のエラー抽出処理（ステップ３５）と検証処理（ステップ３６）において、その妥当性を検証する。そして、設計装置は、補正パターンによるエラーのうち、コーナー部の丸まりによりマスク上又は基板上において問題とならない（線幅が規定以上となる）箇所のエラーは、疑似エラーと判定する。一方、設計装置は、コーナー部において、マスク上又は基板上において問題となる（線幅が規定未満となる）箇所のエラーは、真性エラーと判定する。 （もっと読む）

【課題】設計者によって行う作業を低減し、小さい処理負荷で、プリント基板におけるクラックの発生しやすい方向でのビアのクリアランスを最小クリアランスよりも大きく確保しつつ、配線およびビアのレイアウトを設計することができ、しかもクリアランスエラーを回避するためのビアの再配置を行う必要のない配線設計支援装置を得る。
【解決手段】入力の対象となる入力対象ビアの位置を示す入力位置データに基づいて、該入力対象ビアの位置を基準として、他のビアの配置が禁止されるべきビア配置禁止領域を該プリント基板上に設定する配置禁止領域設定部３００と、該ビア配置禁止領域が、既に配置が決定されている配置済みのビアに重なるか否かを判定する配置重なり判定部１３３とを備え、該ビア配置禁止領域は、該プリント基板上での所定方向に沿って該入力対象ビアからその両側に、隣接するビアの最小間隔を超えて延びる帯状領域を含む。 （もっと読む）

【課題】配線の効率化を図ること。
【解決手段】設計支援装置１は、表示部２に接続されており、記憶部１ａと、選択部１ｂと、配置部１ｃと、判断部１ｄと、配線部１ｅと、確定部１ｆとを有している。記憶部１ａは、回路の論理接続情報と配置対象のセルのセル情報を記憶する。選択部１ｂは、記憶部１ａに記憶されたセル情報のうち、配置対象のセルのセル情報を選択する。配置部１ｃは、入力された座標に基づき、選択されたセル情報のセルの仮の配置を行う。判断部１ｄは、配線モードであるか否かを判断する。配線部１ｅは、判断部１ｄが配線モードであると判断した場合、仮の配置がされたセルに接続する配線について仮の配線を行う。確定部１ｆは、セルの配置位置の確定に基づいて、配線されたセルの仮の配線の配置位置を確定する。 （もっと読む）

【課題】ランプアニール工程での基板の温度ばらつきを抑制する。
【解決手段】半導体チップ（２２）に導入、配置される複数の回路ブロック（Ａ１〜Ｅ６）の初期レイアウト（３１）を決定する。複数の回路ブロック（Ａ１〜Ｅ６）の各々に対し、製造時にアニール用光源から照射される光の影響を受ける受光面を特定する。複数の回路ブロック（Ａ１〜Ｅ６）の各々の面積に対する受光面の面積の比率を、受光面積率として算出する。初期レイアウトを、面積が均等な複数の領域の集合（Ａ１〜Ｅ６、Ａ２’、Ｂ２’、Ｃ５’、Ｃ６’、Ｄ５’、Ｄ６’、Ｅ３’、Ｅ４’）として特定する。基準ブロックの周辺の領域を周辺ブロックとして特定し、基準ブロックの受光面積率と周辺ブロックの受光面積率との和を周辺和とする。複数の領域の各々の周辺和のばらつきが最小となるように、複数の回路ブロックのレイアウトを変更する。 （もっと読む）

【課題】Ｄｉｆｆｕｓｉｏｎラウンディングの影響を防ぐためにトランジスタの特性変動量を定量的に考慮した最適な設計基準に基づく設計の検証を可能とする方法の提供。
【解決手段】拡散層１において第１の辺３と第２の辺４で確定されるコーナー部に形成されるＤｉｆｆｕｓｉｏｎラウンディング５の形状を数式で表現し、コーナー部に隣接するゲート幅ＷのトランジスタＴｒに関して、第２の辺とゲートの間隔をＸ１とし、Ｄｉｆｆｕｓｉｏｎラウンディングによるゲート幅の誤差をΔＷとし、Ｄｉｆｆｕｓｉｏｎラウンディングの形状パラメータとΔＷとＸ１の関係と、トランジスタＴｒの特性変動率とゲート幅の変動率の関係とから、第２の辺とゲートの間隔Ｘ１の設計基準値を導出し、レイアウト情報からコーナー部に隣接して配設されるトランジスタのゲートと第２の辺の間隔を抽出し、抽出したゲートと第２の辺の間隔が、基準値を満たすか否か判定する。 （もっと読む）

【課題】簡単な操作で導入機器類の工場内レイアウトを作成し表示し、レイアウトを容易に変更して表示できるようにする。
【解決手段】規定の３次元空間内に登録された複数の構成機器を組み合わせてなる処理システムの構成機器の配置を決めるレイアウト図面を、ディスプレイ装置の画面上で作成する際、画面上に、３次元空間の平面視表示領域と正面視表示領域とを区画して表示し、処理システムの水平方向基準線を平面視表示領域に鉛直方向基準線を正面視表示領域に、互いに位置を連携させて表示し、複数の構成機器の中の１つを選定し、その配置位置を平面視表示領域又は正面視表示領域に指定すると、選定された構成機器の平面視絵柄及び正面視絵柄を各対応領域に３次元空間と等縮尺で表示する。この際、構成機器の水平方向基準位置を水平方向基準線上に、構成機器の鉛直方向基準位置を鉛直方向基準線上に、自動で配置調整する。 （もっと読む）

【課題】 本発明の課題は、被ノイズ回路において影響を受けるノイズの大きさに基づいて効率的に基板ノイズ解析を行うことを目的とする。
【解決手段】 上記課題は、導体集積回路の回路ブロック毎に該回路ブロックの回路データを用いてノイズ源解析を行い、各周波数と該周波数に対するノイズ量とを対応させたノイズ源情報を出力するノイズ源解析手段と、回路ブロック毎に該回路ブロックの回路データを用いて各周波数に対して出力ノードから出力される該周波数の振幅をノイズの影響の大きさを示す感度として解析するノイズ感度解析を行い、各周波数と該周波数に対する感度とを対応させたノイズ感度情報を出力するノイズ感度解析手段と、前記ノイズ源情報と前記ノイズ感度情報とに基づいてノイズを受ける被ノイズ回路の動作に影響を与える周波数成分を特定し、該ノイズ源情報から該周波数成分を抽出するノイズ源情報抽出手段とを有する基板ノイズ解析装置により達成される。 （もっと読む）

【課題】レイアウトパタン生成の労力の軽減及び時間の短縮を図ることができ、汎用性の高いレイアウトパタン生成装置及びレイアウトパタン生成方法を提供する。
【解決手段】レイアウトパタン生成装置及び方法において、格納部は、端子図形の相対位置情報と、図形の調整値情報と、付加図形の相対位置情報とを格納し、基本図形生成部１１は、端子図形の相対位置情報と図形の調整値情報とに基づいて、レイアウトパタン生成対象素子の有効領域図形及び端子図形を生成し、付加図形生成部１２は、生成された有効領域図形及び端子図形と、付加図形の相対位置情報とに基づいて、レイアウトパタン生成対象素子の付加図形を生成し、表示装置６は、有効領域図形及び端子図形と付加図形を表示し、図形の調整値情報は、操作入力部５からの入力に基づいて変更される。 （もっと読む）

【課題】電源回路解析を、高速かつ少ないメモリ使用量で高精度に行なえるようにする。
【解決手段】解析対象回路における電源回路の解析対象領域を複数の分割領域に分割する分割部１１と、この分割部１１によって分割された各分割領域での消費電流値と各分割領域で上下層の電源配線を接続すべく各層間に形成されたビアのホール数とに基づき電源回路を分割領域毎に解析する解析部１２とをそなえる。 （もっと読む）

【課題】多層配線基板上にＰｏＰのような三次元実装部品が実装された多層配線基板の機械特性を解析する際に、モデル生成処理時間の削減を目的とする。
【解決手段】基板中心に部品と接合部を配置し、基板と部品と接合部を結合することでパッケージ部品のモデルを生成する工程（ステップＳ１）と、ステップＳ１を繰り返し生成されるパッケージ部品を用いて、三次元実装部品とするために積み重ねるための上側と下側となるパッケージ部品のモデルを選択し、上側のパッケージ部品の接合部下面と下側のパッケージ部品の基板上面とを位置合わせし、前記接合部下面と前記基板上面を結合して三次元実装部品のモデルを生成する工程（ステップＳ５）と、三次元実装部品と多層配線基板を結合してモデルを生成する工程（ステップＳ７）と、解析対象のモデルに境界条件を与えて変形を計算する工程（ステップＳ８）を有する。 （もっと読む）

【課題】ＬＳＩにおける電源遮断領域を拡張する方法及びそのプログラムを提供する。
【解決手段】回路要素とネット情報とを記述したハードウエア記述ファイルに対して，電源遮断領域の入力端子Ａから第1のノードＢであるラッチ回路または入力ポートをトレースによって抽出し，さらに，遮断領域の出力端子に接続される第１のアイソレーションセルの出力端子Ａ’から第２のノードＢ’であるラッチ回路または出力ポートをトレースによって抽出する第１の抽出工程と，第１のノードＢから第３のノードＣとなるラッチ回路または出力ポートをトレースによって抽出し，さらに，第２のノードＢ’から第4のノードＣ’であるラッチ回路または入力ポートをトレースによって抽出する第２の抽出工程とにより，無駄に動作する組み合せ回路を抽出し、前記回路をハードウエア記述ファイルと電源仕様ファイルに追加するとともに，アイソレーションセルを移動する工程とを有する。 （もっと読む）

【課題】電圧が供給される電源の数が増大するのを抑えることが可能な集積回路を提供する。
【解決手段】開示の集積回路は、第１及び第２の電源配線と、フリップフロップ回路と、スイッチ素子とを備える。第１及び第２の電源配線は共通の電源に接続されている。フリップフロップ回路は、集積回路に対する電源からの電圧供給が停止された場合であっても、データを保持することが要求される。当該フリップフロップ回路は、第１の電源配線に接続されている。スイッチ素子は、例えばトランジスタスイッチであり、電源から電圧を供給するか否かを切り替えるためのものである。スイッチ素子は第２の電源配線に設けられている。 （もっと読む）

【課題】本発明の課題は、プリント基板製造前の設計データ、あるいは製造後の動作で電気的干渉が問題になったプリント基板に対し、クリアランス連鎖による電気的干渉が許容範囲内にあるかを判定するプリント基板設計検証システムを提供することにある。
【解決手段】前記課題は、プリント基板設計検証システムにおいて、ＣＡＤデータからクリアランス情報取得部３０と、配線情報取得部４０と、クリアランス連鎖解析部５０と、クリアランス連鎖と配線の交差検証部６０と不合格箇所リスト生成部８０とを備えることによって達成される。 （もっと読む）