【課題】広範な範囲で遅延値を調整可能なレイアウト装置及びレイアウト方法を提供すること。
【解決手段】本発明にかかるレイアウト装置１は、遅延値算出部１２と、バッファ移動部１４と、を備える。遅延値算出部１２は、上位バッファから出力されるクロック信号を伝搬する複数のクロックパスの遅延値を算出する。バッファ移動部１４は、遅延値算出部１２により算出された遅延値に基づいて、上位バッファと複数の下位バッファとを接続する複数のクロック信号線が非等長となるように、上位バッファを移動させる。 （もっと読む）

【課題】半導体装置の製造期間を短縮できると共に、効率的に開発を行なって製造歩留を向上させることが可能なマスクデータ検証装置を提供すること。
【解決手段】マスクデータ検証装置は、設計レイアウト２１と既存種ライブラリ２２に格納される設計レイアウトパターンとを比較して、同一でなく類似でもない設計レイアウトパターンを新種の設計レイアウトパターンとして抽出する（Ｓ６２）。そして、新種ライブラリ２３に格納された新種の設計レイアウトパターンに対してＯＰＣ／ＲＥＴを用いてマスクデータを作成し（Ｓ６３）、後検証を行なう（Ｓ６４）。したがって、予め新種の設計レイアウトパターンの検証が行なえ、半導体装置の製造期間を短縮できると共に、効率的に開発を行なって製造歩留を向上させることが可能となる。 （もっと読む）

【課題】マスク描画時間を短縮して、微細パターンを有する高品質のマスクを作製することができるマスクデータ生成方法及びこのマスクデータ生成方法によるマスクの製造方法を提供する。
【解決手段】設計データに光近接効果補正処理を行って、フラクチャ数の多い描画データを作成する工程と、前記フラクチャ数の多い描画データの面積を保存しつつグリッドサイズを拡大し、前記フラクチャの頂点数を削減する処理を行ってマスク描画データを作成する工程と、前記グリッドサイズが拡大された前記マスク描画データによるマスク転写特性をシミュレーションにより評価する工程と、前記シミュレーションによる評価において、前記マスク転写特性が良好と判断された場合の前記グリッドサイズのマスク描画デ−タをマスク描画に適用する工程と、を含むことを特徴とする。 （もっと読む）

【課題】抵抗変化素子の動作モデルを高精度に実現し、シミュレーション時間のオーバヘッドを少なくすることのできる、抵抗変化素子の動作をシミュレーションする方法を提供する。
【解決手段】本発明の抵抗変化素子の動作をシミュレーションする方法は、ＭＴＪ素子等の抵抗変化素子に供給される書込み電流（あるいは電圧）を任意の時間刻み毎に計測し、上記書込み電流（電圧）によって時間刻み毎に変化する時定数を定義し、その時定数を用いて抵抗変化素子の抵抗値が変化するのに要する時間（書き込み時間）を計算する回路シミュレータの計算アルゴリズムを用いて抵抗変化素子の動作をシミュレーションする。 （もっと読む）

【課題】電子機器の信頼性を向上するための情報を自動的に生成することにより、設計者の負担を軽減できるようにすることを目的とする。
【解決手段】故障率比較分析部２１０は、予測故障率データ１１９と目標故障率データ２９１とを参照して、予測故障率が目標故障率より高い構成部品の種類を「改善種類」として判定する。並列接続部品特定部２２１は、部品リスト２９３を参照して改善種類の構成部品を「改善部品候補」として判定する。並列接続部品特定部２２１は、基板回路図データ２９２を参照して改善部品候補毎に接続先の構成部品を「接続先部品」として判定する。並列接続部品特定部２２１は、改善部品候補毎に判定した接続先部品に基づいて、並列に接続する改善部品候補の組み合わせを「改善組み合わせ」として判定する。並列接続部品特定部２２１は、改善組み合わせを示す改善ポイントデータ２０９を出力する。 （もっと読む）

【課題】精度よく簡便にチップサイズを見積もることができる、半導体集積回路のチップサイズ見積もり装置、及び半導体集積回路のチップ見積もり方法を提供する。
【解決手段】回路の機能の実現に最小限必要なゲート数である最小機能ゲート数を入力する入力部１と、セルライブラリごとに所定の動作速度の達成に必要となるゲート数と前記最小機能ゲート数との比率である性能考慮ゲート数係数が予め設定された設定値保持部２１と、前記最小機能ゲート数と前記性能考慮ゲート数係数とから算出されるゲート数を用いて前記回路の総面積を見積もる計算部２２と、を備えたことを特徴とする。 （もっと読む）

【課題】検証に要する時間をより短縮できる半導体集積回路の配線設計検証方法を提供する。
【解決手段】設計仕様（Ｓ７）に基づいてユーザが回路図（Ｓ８）に入力した各配線部の最大許容電流値Ｉmaxと、電流密度Ｊと、配線膜厚ｈとを抽出し、これらに基づいて各配線部の最小配線幅情報Ｗmin（Ｓ１２）を求める。またレイアウトのデータ（Ｓ１）から、各配線部に対応する配線経路の情報を付した配線経路ネットリスト（Ｓ４）と、各配線部について配線幅情報を付した配線幅ネットリスト（Ｓ６）とを作成し、配線経路ネットリストにおける各配線経路について各配線部の最小配線幅情報Ｗminを付したものと、配線幅ネットリストにおいて対応する配線部の配線幅情報とを比較して、各配線部に流れる電流が許容されている電流値以下か否かを検証する（Ｓ１３）。 （もっと読む）

【課題】チップ面積の増大を抑制しつつ、ダミー配線パターンの配置にかかる工数を低減する。
【解決手段】レイアウト設計方法は、レイアウト設計装置が、レイアウト領域に対して、半導体集積回路の配置配線（Ｓ１）を行った後、レイアウト領域に配置されているバルクセルを抽出し（Ｓ２）、レイアウト領域において、抽出したバルクセルの周囲に、所定の大きさを備える空き配線領域が存在するかどうかを検索し（Ｓ３）、検索の結果、所定の大きさを備える空き配線領域を検出した場合、抽出したバルクセルの座標を基準にして、検出した空き配線領域にダミー配線パターンを配置（Ｓ４）する。 （もっと読む）

【課題】半導体集積回路のレイアウト検証であって、検証済のレイアウトパタンデータへ部分的に変更を加えた後で行うＤＲＣ検証において、検証の対象とならない箇所に対するＤＲＣ検証の時間を省略し、アンテナ比のようなＤＲＣ検証の時間を短縮する。
【解決手段】検証済のレイアウトパタンデータへ部分的に変更を加えた後で行うＤＲＣ検証において、変更箇所から等電位追跡を用いてＤＲＣ検証の検証対象箇所を特定する。具体的には、変更前後のレイアウトパタンデータの差分図形を抽出して該差分図形から変更ノードを抽出する。また、変更後のレイアウトパタンデータに対して等電位番号を付与して該等電位番号を参照して該変更ノードと同じ等電位番号を持つ検証対象箇所を抽出する。更に、前抽出された記検証対象箇所に対して、アンテナ比のＤＲＣ検証を実行する。 （もっと読む）

【課題】 少なくとも１つのデジタル論理セルおよび少なくとも１つのスキュー調整セルを有するデジタル回路機構を備えた集積回路を提供すること。
【解決手段】 スキュー調整セルは、集積回路のデジタル回路機構における信号のスキューを所望の量に調整するように構成される。デジタル論理セルおよびスキュー調整セルはセル・ライブラリから選択される。 （もっと読む）

【課題】チップ面積を小さくすることのできるレイアウト設計方法を提供する。
【解決手段】レイアウト設計方法は、所定のタイミング制約Ｆ１を満足させるように、セルを配置し、低抵抗配線が形成される第１配線層を使用してセル間のパスの接続配線を形成する処理（ステップＳ２〜Ｓ４）を有する。また、レイアウト設計方法は、タイミング制約Ｆ１を満足させたまま、パスの接続配線のうち、セル間に配置されるバッファ回路によって区切られる複数のステージ中の少なくとも一つのステージに対応する接続配線におけるレシーバ側からの一部を、第１配線層から該第１配線層よりも配線遅延が大きくなる第２配線層に置き換えて形成する配線置換処理（ステップＳ５）を有する。 （もっと読む）

【課題】タイミング違反を容易に解消して工数の増大を抑制すること等が可能な半導体集積回路のレイアウト装置を提供すること。
【解決手段】本発明にかかる半導体集積回路のレイアウト装置は、セルデータを記憶する記憶装置１３と、記憶装置１３からセルデータを読み出して自動配置配線を行うレイアウト部２４２と、を備える。また、セルデータは、ターゲットセルに対する配置の状況に応じた遅延をターゲットセルに対して付加する遅延考慮フィラーセルの情報を有する。 （もっと読む）

【課題】チップサイズを縮小する。
【解決手段】レイアウト設計方法は、レイアウト設計装置が、半導体集積回路のレイアウト設計を階層別に行う階層レイアウト設計における上位階層において、上位階層の下の階層で配置配線が行われる所定の機能を備えた階層ブロックが配置される領域であって、空きユニットセル配置領域３と階層ブロック用のユニットセル配置領域４とを含む階層ブロック配置領域２を、チップ領域１に設定し、チップ領域１における階層ブロック配置領域２を包囲する周辺領域５のユニットセル配置領域、および、階層ブロック配置領域２内の空きユニットセル配置領域３を用いて、配置配線を行う。 （もっと読む）

【課題】レイアウトデータからＣｕ残が発生しやすい品種やレイヤであるか否かを判定することのできる偏在率算出方法を提供する。
【解決手段】ＣＰＵは、検証レイヤにおいて所定サイズの検証エリア毎にパターン密度を算出するステップＳ１３と、算出されたパターン密度を複数の密度範囲に分別し、各々の密度範囲に属するパターン密度の分布を示す複数の密度マップＭＡＰ０〜ＭＡＰ７を生成するステップＳ１４とを実行する。また、ＣＰＵは、各密度マップＭＡＰ０〜ＭＡＰ７に所定量のプラスシフトを加えるステップＳ１５と、パターン密度の密度差が第１基準値以上となる組み合わせの密度マップＭＡＰ０〜ＭＡＰ７を重ね合わせ、両密度マップで重複した領域を抽出するステップＳ１６とを実行する。ＣＰＵは、その抽出した領域の総面積を算出するステップＳ１７と、算出した総面積と第２基準値とを比較するステップＳ１８とを実行する。 （もっと読む）

【課題】本発明は、リソグラフィ装置及びプロセスに関し、より具体的には、リソグラフィ装置の解像限界を超えてターゲットパターンを印刷するための多重パターニングリソグラフィに関する。ここではリソグラフィプロセスにより基板上に結像されるパターンを複数のサブパターンに分割する方法を開示する。
【解決手段】この方法は、サブパターンのうちの少なくとも１つと、リソグラフィプロセスに使用されるリソグラフィ装置の光学設定との間の共最適化の要件を認識するように構成された分割ステップを含む。回折シグネチャ解析に基づくインテリジェントパターン選択を含む、デバイス特徴最適化技術を、多重パターニングプロセスフローに統合することもできる。 （もっと読む）

【課題】汎用性が高く、効率的に検証処理を行うことができるレイアウト検証技術を提供する。
【解決手段】レイアウトデータがデザインルールに反するか否かの検証を行うに際し、所定の設計値に基づき、レイアウトデータ（１）を、擬似エラー領域内のものとそれ以外のものとに区分し、通常のデザインルール（４）からの許容範囲内のものとして擬似エラー領域用のデザインルール（１３）を作成し、擬似エラー領域外のレイアウトデータについては通常のデザインルールで検証を行い、擬似エラー領域内のレイアウトデータについては擬似エラー領域用のデザインルールで検証を行う。 （もっと読む）

【課題】 試行錯誤を繰り返すことなく、複数のバイパスコンデンサを集約してより少ない数のバイパスコンデンサで置換えることが可能なバイパスコンデンサ集約置換方法を提供する。
【解決手段】 ステップＳ１０２では、各バイパスコンデンサ１２０，１２１について、ＥＳＬと電源パターン１０１，１０５及びグランドパターン１０２，１０６のインダクタンスとが加算されてループインダクタンスが求められる。ステップＳ１０４では、低ＥＳＬコンデンサ１３０に換えた場合のループインダクタンスが、求められたループインダクタンスと同等となる配線パターン長１５０が取得される。ステップＳ１０６では、置換え後の電源パターン１５１及びグランドパターン１５２の長さの合計値が配線パターン長１５０以下となる置換配置可能領域１６０，１６１が求められる。ステップＳ１０８では、置換配置可能領域１６０，１６１夫々が交わる集約可能領域１７０が求められる。 （もっと読む）

【課題】半導体集積回路の自動レイアウト設計において、必要な領域に対しては配線混雑の緩和を行い、かつ、不必要な面積増大を抑制する。
【解決手段】単位領域当たりのネットの数の上限をネット密度制約として設定する（ST105）。ネット密度制約を満たすようにセルを配置する（ST106）。セル配置工程（ST106）では、仮配置されたセルのレイアウトに対し、単位領域に存在する端子を抽出する。そして、抽出した端子に接続されるネットをネットリストを参照して抽出する。抽出したネットの数が前記ネット密度制約を満たすようにセルの配置を変更する。 （もっと読む）

【課題】基準となる制約条件に規定されている部品群と、他の制約条件に規定されている部品群との対応関係を把握できるようにする。
【解決手段】本情報処理方法は、部品が実装されるプリント基板上における複数の部品の位置関係に関する制約条件を格納する条件格納部において、基準となる第１の制約条件において規定されている第１の部品群から第１の基準部品を特定し、第１の制約条件と対比される第２の制約条件において規定されている第２の部品群から第２の基準部品を特定するステップと、第１の基準部品と第１の部品群における第１の基準部品以外の部品である第３の部品との位置関係と第３の部品の属性とに基づき、第２の部品群において第２の基準部品以外の部品であって第３の部品との対応関係がある第４の部品を特定する特定ステップとを含む。 （もっと読む）

【課題】静的タイミング解析の所要時間の短縮。
【解決手段】静的タイミング解析装置は、時刻関数生成部１２と、スラック関数生成部１３と、電源ドメイン電圧定数決定部１４と、スラック値計算部１５と、出力部１６と、を備える。時刻関数生成部１２は、ネットリストと、セルの遅延時間情報と、タイミング制約情報と、電源ドメインとその電源電圧範囲との対応関係を示す電源ドメイン情報とに基づいて、電源電圧の関数である、セルへの信号到着時刻を表す時刻関数を生成する。スラック関数生成部１３は、タイミング制約情報及び時刻関数に基づいて、セルへの信号到着時刻の余裕度を示す電源電圧の関数であるスラック関数を生成する。電源ドメイン電圧定数決定部１４は、電源電圧の下限電源電圧と上限電源電圧の間でスラック関数が最小となる電源電圧定数を決定し、スラック値計算部１５は、スラック関数に電源ドメイン電圧定数を代入し、スラック値を計算する。 （もっと読む）