【課題】配線およびダミーパターンが配置された領域の割合を各メタル層において均一に保ちつつ、ダミーパターンの生成によって生じたタイミングエラーを解消できるようにすること。
【解決手段】レイアウト設計装置は、配線およびダミーメタルが配置されたメタル層において、エラーを生じた配線の周囲に配置された複数のダミーメタルの中から該エラーの原因となったダミーメタルを抽出し、該メタル層を分割して得られた複数の領域のそれぞれにおいて、配線およびダミーメタルを含むメタルが占める割合であるメタル密度が該メタル層に対して規定された所定のメタル密度以上となるようにしつつ、該エラーが解消されるように、抽出したダミーメタルの中から削除すべきダミーメタルを選択するダミーメタル選択部と、選択されたダミーメタルを削除するダミーメタル変更部と、を備えている。 （もっと読む）

【課題】塗り込み違反箇所についての処理を高速化する。
【解決手段】第１の図形の各辺を当該第１の図形の内側方向に所定長移動し、移動後の辺及び当該移動後の辺の交点を所定の方向で辿ることで特定される第２の図形を生成し、第２の図形の第１の辺の各々を両側に所定長だけ移動させた第２の辺の頂点を、第１の辺の頂点を中心として所定長を半径とする円弧で結ぶことで、第３の図形を生成し、第２の図形と第３の図形との、図形についての論理和演算を実施することによって、第４の図形を生成する。第４の図形は、塗り込み違反箇所を修正した後の図形となっている。 （もっと読む）

【課題】複数の下位階層ブロックに跨るセル同士を各下位階層ブロックに設けた端子を経由して相互に接続する場合に、セル間を結ぶ経路が迂回経路となること。
【解決手段】階層レイアウト設計装置は、第１の下位階層ブロックに含まれるセルから出力された信号を受信する出力端子を該セルの近傍に配置する出力端子配置部と、第２の下位階層ブロックに含まれる複数のセルへ前記出力端子から出力された信号を供給する入力端子を、該複数のセルを囲む最小の矩形領域の境界上であって、前記出力端子が配置された箇所からの距離が最短の箇所に配置する入力端子配置部と、を備えている。 （もっと読む）

【課題】効率的に検出率を向上する方法及び未検出箇所が不良になる確率を低減させる手法により、多層配線層の検査工程を含む半導体製品の製造技術において、検査の迅速性を損なうことなく、半導体製品の製造歩留まりを向上させる技術を提供する。
【解決手段】不良の検出が困難な未検出領域について、パターン等の変更を行い検出率、致命率の改善を行う。例えば、検出が困難な未検出領域についてパターンを追加することで検出可能とする、パターンの間隔を広げることで不良率を低下させることなどが考えられる。 （もっと読む）

【課題】検査ポイントや判定用の基準値を正確かつ効率的に設定する。
【解決手段】回路基板に電気部品が実装された部品実装基板に対して行う電気的検査において電気信号の入出力を行うための部品実装基板における検査ポイントを示すポイント情報を含む検査用データを作成可能に構成され、検査用データの作成時に参照させる図であって回路基板の配線および電気部品の配置を示す配置図Ｆ２を表示部１２に表示させる表示制御部を備え、表示制御部は、配置図Ｆ２を表示させる際に、予め設定された条件を満たす電気部品の図示を省略して表示させる第１表示処理を実行可能に構成されている。 （もっと読む）

【課題】配線基板で構成される回路に含まる回路素子の配置を修正できる設計システム、設計方法、設計プログラムを提供する。
【解決手段】複数の回路素子を含む配線基板の設計システムは、記録部２１２に記録された配線基板の設計データから、少なくとも２つの回路素子を選択する選択部２４１と、選択部２４１が選択した少なくとも２つの回路素子間の相互インダクタンスに基づいて、前記選択されたインダクタのうち少なくとも１つのインダクタの配置を変更する修正を前記設計データに対して行う修正部２４６とを備える。 （もっと読む）

【課題】アナログレイアウト設計の自動化による設計工期の短縮を図ることが可能なレイアウト設計装置を提供すること。
【解決手段】レイアウト設計装置２１は、回路データ２４の中から特性を一致させる必要があるトランジスタ、抵抗、容量素子群を抽出し、トランジスタ、抵抗、容量素子群の接続関係に基づいてトランジスタ、抵抗、容量素子群に含まれる複数のトランジスタ、抵抗、容量素子によって構成される所定の機能を有する回路、たとえば差動回路、差動負荷回路およびミラー回路を特定する。そして、特定された回路の種別に応じてレイアウト制約３０を生成し、レイアウト制約３０に基づいて配置配線を行なう。したがって、アナログ回路のレイアウト制約３０を自動的に付加することができ、アナログレイアウト設計の自動化による設計工期の短縮を図ることが可能となる。 （もっと読む）

【課題】 信号線の信号に対応するリターン電流の経路が分断される分断箇所において、信号線の近傍を通るリターン電流の迂回経路を示す情報を作成する。
【解決手段】 情報抽出部21は、プリント基板における少なくとも部品、導電層の配置、各導電層の導体パターン、および、導電層の間を電気的に接続するビアのレイアウトを示すレイアウト情報をメモリから取得する。信号経路情報作成部221は、レイアウト情報を参照して、一つの信号線の経路を示す情報を作成する。分断箇所検出部222は、レイアウト情報および信号経路情報を参照して、信号線の信号に対応するリターン電流の経路が分断される分断箇所を検出する。分断近傍点特定部224から迂回経路作成部228は、レイアウト情報および信号経路情報を参照して、分断箇所において、リターン電流が迂回する迂回経路を示す情報を作成する。 （もっと読む）

【課題】モジュール間の配線を自動的に削減する。
【解決手段】モジュール１１Ａ及び１１Ｂの間に接続された配線に関する情報を含む仮配置／仮配線情報３３に基づき、モジュール１１Ａ及び１１Ｂの間に接続された配線の本数を抽出し、抽出された配線の本数と、予め設定された、配線の本数に対する閾値を少なくとも含む閾値情報３４とを比較し、比較の結果、配線の本数が閾値を超えた場合に、モジュール１１Ａ及び１１Ｂのうち、送信側のモジュール１１Ａに、パラレル信号をシリアル信号に変換するパラレルシリアル変換回路１３を挿入するとともに、受信側のモジュール１１Ｂに、シリアル信号をパラレル信号に変換するシリアルパラレル変換回路１４を挿入し、モジュール１１Ａ及び１１Ｂの間の接続をパラレル接続からシリアル接続に変更する。 （もっと読む）

【課題】電子基板の加工における製造工程設計および治工具設計において、人手による作業にともなう人的ミスおよび人手による作業時間を軽減させることができ、かつ、設計段階で製造工程および治工具の設計のミスを発見することができるようにする。
【解決手段】電子基板の加工に用いる設計支援方法において、電子基板を加工するために用いる治工具および材料の設計を、電子基板データと治工具データとを用いて行うようにしたものである。 （もっと読む）

【課題】複数の半導体チップを内蔵する半導体装置について高精度なＩＢＩＳシミュレーションモデルを簡易に抽出する方法を提供する。
【解決手段】共通の外部接続端子に接続される第１及び第２の半導体チップの第１及び第２の出力バッファの出力トランジスタを同時にトランジスタモデルとして扱ってトランジスタレベル回路シミュレーションを行い、ＩＢＩＳシミュレーションモデルにおける第１の出力バッファのＡＣ特性モデルを抽出するステップと、第１及び第２の出力バッファのトランジスタレベル回路シミュレーションモデルにおける出力容量を加算して、ＩＢＩＳシミュレーションモデルにおける第１の出力バッファの出力容量モデルを算出するステップと、ＡＣ特性モデルと、出力容量モデルと、を用いて外部接続端子から見た第１の出力バッファのＩＢＩＳシミュレーションモデルを合成するステップと、を備える。 （もっと読む）

【課題】 配線と非配線とを分けて扱い、マクロ等にも半導体集積回路全体にも適用できるアンテナルールを用いるチャージアップダメージの検証方法等を提供できる。
【解決手段】 配線層毎のアンテナ比の上限値を、注目配線層の階層数と総配線層数とに基づいて設定する第１のステップＳ１０、半導体集積回路のレイアウトデータに基づいて、配線層毎に所与のゲートにチャージアップダメージを与えるノードの面積を演算し、下位の配線層に含まれる同一のノードの面積との積算値を求める第２のステップＳ２０、半導体集積回路のモジュール毎に、注目モジュールに含まれる所与のゲートにチャージアップダメージを与えるノードについて、注目モジュールの最上位配線層までの面積の積算値と所与のゲートの面積とに基づいてアンテナ比を求め、注目モジュールの最上位配線層におけるアンテナ比の上限値と比較する第３のステップＳ３０を含む。 （もっと読む）

【課題】等価物性値を少ない計算量で算出すること。
【解決手段】分割部１ｃは、基板モデル２を複数のセル４ａ〜４ｆに分割する。指標算出部１ｄは、セル４ａ〜４ｆに占める配線３の割合と、Ｘ軸方向およびＹ軸方向へのセルの配線３の連続性を示すパラメータとに基づいて指標を算出する。等価物性値算出部１ｅは、指標算出部１ｄにより算出された指標に基づいて、配線３の等価物性値を算出する。出力部１ｆは、算出された等価物性値を、表示装置５に出力する。 （もっと読む）

【課題】ＡＣスペックの実現性を判断してからセル配置の処理に進むことにより、ＡＣスペックを満たす為に再度セル配置をやり直す必要をなくす
【解決手段】レイアウト設計方法が、ＡＣスペックとしてタイミング制約が定義された外部端子の配置を示す配置情報に基づいて、タイミングの基準となるクロック信号からの遅延時間の最小値である最小クロック遅延を、距離と遅延時間の対応関係を示す概略遅延算出テーブルを用いて見積もるステップ（Ｓ１０３）と、前記タイミング制約から、タイミング収束に必要な遅延時間の範囲である必要クロック遅延範囲の上限値を算出するステップ（Ｓ１０４）と、前記タイミング収束判定手段が、前記最小クロック遅延と前記必要クロック遅延範囲の上限値とから、前記ＡＣスペックについてタイミング収束が可能かを、セル配置の前に判定するステップ（Ｓ１０５）とを具備している。 （もっと読む）

【課題】高駆動素子が含まれている論理素子経路に遅延素子を挿入してホールドタイム違反を解消する際に、セットアップタイム違反が新たに発生することを防止する。
【解決手段】レイアウト設計方法が、第１フリップフロップ１０１と、第２フリップフロップ１０２と、第１フリップフロップ１０１の出力と第２フリップフロップ１０２の入力の間の論理回路とを含む集積回路について配置及び配線を行うステップと、ホールドタイム違反を検出するステップと、遅延素子３０２をホールドタイム違反を解消するように挿入するステップとを備えている。遅延素子３０２を挿入するステップでは、第１フリップフロップ１０１と第２フリップフロップ１０２間の論理素子経路に高駆動素子１０５が配置されているかが確認され、高駆動素子１０５が配置されている場合、高駆動素子１０５の出力に直接に接続されないように遅延素子３０２が配置される。 （もっと読む）

【課題】 プリント基板の設計において、静電気ノイズの影響を検証を可能にする。
【解決手段】 情報抽出部21は、プリント基板における少なくとも部品および導体パターンのレイアウトを示すレイアウト情報をメモリから取得する。接続部特定部221は、レイアウト情報を参照して、プリント基板のグラウンドパターンと、プリント基板の外部のグラウンドを電気的に接続する接続部を特定する。端子特定部222は、レイアウト情報を参照して、プリント基板に配置されるコネクタが有する、グラウンドパターンに接続される端子を特定する。放電経路算出部223は、グラウンドパターンに接続される端子と接続部の間の静電気の放電経路を算出する。 （もっと読む）

【課題】購入者が考えている表示情報に基づき設計されたマグネット表示機構のレイアウトを実際の利用状態の大きさで表示することができ、また使用途中でマグネット表示板に吸着したマグネット表示片がずれたり傾いたりすることがないマグネット表示機構のレイアウト表示装置及びこれを使用したマグネット表示機構の販売方法を提供する。
【解決手段】多極着磁のマグネット表示機構であって、マグネット表示片の被覆層に表示する案内情報と、表示形式、着磁ピッチと、マグネット表示機構を利用する案内情報利用者とマグネット表示機構との実用距離と、により、マグネット表示片がレイアウトされたマグネット表示板が、実際の利用状態でモニターに表示されることを特徴とするマグネット表示機構のレイアウト表示装置及びこれを使用したマグネット表示機構の販売方法である。 （もっと読む）

【課題】フロアプラン設計期間の短縮を図る。
【解決手段】半導体集積回路の設計に用いるフロアプラン設計装置１００であって、論理回路以外のセル１１に対応するインスタンス名１２、電源端子名１３、および該電源端子に接続される電源配線名１４、についての情報を含む電源接続情報１０と、セルのサイズ２１、電源端子名２２、該電源端子に接続可能な配線層２３、および配線可能な幅２４、についての情報を含むセル情報２０と、に基づいてフロアプラン５０を作成するフロアプラン設計手段１１０を備える。 （もっと読む）

【課題】正常終了するシナリオと全てのエラーが発生するシナリオを個別に作成し、これらのシナリオから検証スティミュラスを生成していたので、作成するシナリオの数が膨大になり、かつ検証スティミュラス生成に時間を要していた。本発明は検証スティミュラスを効率よく生成できる方法及び装置を提供することを目的にする。
【解決手段】正常終了およびエラー発生のシナリオ定義を生成し、このシナリオ定義を検証シナリオテンプレートに適用してシナリオを生成してスティミュラスライブラリを生成し、定義番号を用いてシナリオ定義とスティミュラスライブラリ中のスティミュラスを読み込んで検証スティミュラスを生成する。効率よく検証スティミュラスを生成できる。 （もっと読む）

【課題】 パターンマッチングの効率化を図り、半導体レイアウトデータの設計検証を高速化する。
【解決手段】 検証対象のレイアウトデータ内の第１のパターンがモザイク化され、それにより生成された第１のモザイクパターンが、ライブラリに含まれる第２のモザイクパターンと一致するか判定される。ライブラリは、複数のレイアウトパターンとその各々をモザイク化した複数のモザイクパターンとを有する。第１のモザイクパターンと第２のモザイクパターンとが一致すると判定された場合、第１のモザイクパターンに対応する第１のパターンが、第２のモザイクパターンに対応するライブラリ内の第２のパターンと一致するか判定される。第１及び第２のパターン並びに第１及び第２のモザイクパターンは、それぞれの原点の情報を有し、２つのパターン間の一致判定は、それぞれのパターンの原点を揃えて比較することによって行われる。 （もっと読む）