【課題】追加部材を形成することなく表面保護膜の端部での剥がれを防止でき、チップエッジからの水分浸入を防止して信頼性(耐湿性)を向上できる半導体装置を提供する。
【解決手段】この半導体装置では、エピタキシャル層４Ａを覆う表面保護膜１１が高抵抗ＧａＡｓ層(素子間絶縁層)５の外周側の外周エピタキシャル層４Ａ−１の一部を覆って上記一部に接しているので、表面保護膜１１の端部の密着性が向上して外部からの水分侵入を防止できる。 （もっと読む）

【課題】犠牲層を介してＩｎＰ系のデバイスを形成したときに、犠牲層としてＡｌＡｓ単層を用いたときのデバイス特性よりも良好なデバイス特性を得ることができ、かつ、犠牲層をエッチングする際に、デバイス層もエッチングされてしまう虞のない半導体デバイスの製造方法を提供する。
【解決手段】保護膜３５の平坦面３５Ａに支持基板１０を接合もしくは接着したのち、ＩｎＰと疑似格子整合するＩｎＡｌＡｓからなる犠牲層４２を、フッ酸を用いて選択的に除去することにより、ＩｎＰ基板４１を、ＩｎＰ系のデバイス層２１を含む支持基板１０から剥離する。 （もっと読む）

【課題】正のサージが印加された場合に、従来の半導体装置よりもブレークダウン電圧を高くすることなくサージ電流による発熱を抑制することができ、サージ保護素子が破壊されることを防止することができる半導体装置を提供する。
【解決手段】コレクタ層７に第１のトレンチ８を形成し、第１のトレンチ８の底面および側壁のうち底面側の端部を覆い、第１のトレンチ８の底面からコレクタ層７の裏面方向と第１のトレンチ８の底面と平行な方向、および第１のトレンチ８の底面の端部からコレクタ層７の表面方向に不純物を拡散させることにより高濃度層９を形成する。 （もっと読む）

【課題】 エッチング量を工程内で測定し、フィードバックをかけることにより、エッチング量のばらつきを無くすことを実現する。
【解決手段】 半導体層が選択エッチングされることにより半導体素子が形成される半導体素子領域と、前記半導体層と同じ材質からなり、前記半導体素子が選択エッチングされた量を検査するモニタ用半導体素子が設けられたモニタ領域とを有することを特徴とする。 （もっと読む）

【課題】トレードオフの関係にあるＨＢＴの特性上のメリットとＨＦＥＴの特性上のメリットとを両立することが可能な半導体装置及びその製造方法を提供する。
【解決手段】Ｂｉ−ＨＦＥＴであって、ＨＢＴは、順次積層されたサブコレクタ層１０７、ＧａＡｓコレクタ層１０８、ＧａＡｓベース層１０９及びＩｎＧａＰエミッタ層１１０を有し、サブコレクタ層１０７は、ＧａＡｓ外部サブコレクタ領域１０７ａと、ＧａＡｓ外部サブコレクタ領域１０７ａ上に位置するＧａＡｓ内部サブコレクタ領域１０７ｂとを有し、ＧａＡｓ外部サブコレクタ領域１０７ａ上には、メサ状のコレクタ部８３０と、コレクタ電極２０３とが離間して形成され、ＨＦＥＴは、ＧａＡｓ外部サブコレクタ領域１０７ａの一部により構成されたＧａＡｓキャップ層１０５と、ＧａＡｓキャップ層１０５上に形成されたソース電極３０４及びドレイン電極３０５とを有する。 （もっと読む）

【課題】 偶発的に生成される層を異方性エッチングすることにより、エッチングを行う時間によるエッチングのばらつきを改善し、かつ任意の層を異方性エッチングで一定量エッチングすることにより、回り込みエッチングの制御性の向上を図ることを実現する。
【解決手段】 第１の層の表面に第２の層を積層したものに、前記第１の層を横方向にエッチングする半導体素子の製造方法において、前記第２の層側から前記第１の層側に向かって縦方向に異方性エッチングを行うステップと前記第１の層を横方向に等方性エッチングを行うステップとを有することを特徴とする。 （もっと読む）

【課題】フローティングボディを備える半導体基板と半導体基板の製造方法を提供する。
【解決手段】基板領域１１０、絶縁領域１３０及びフローティングボディー領域１５０を備える半導体基板。絶縁領域１３０は、基板領域１１０上に位置する。フローティングボディー領域１５０は、絶縁領域１３０により基板領域１１０から分離され、絶縁領域１３０上に位置する。基板領域１１０とフローティングボディー領域１５０とは同じ特性を持つ材質で形成される。バルク基板をエッチングして少なくとも一つのフローティングボディーパターンを形成する第１工程と、フローティングボディーパターン下部のバルク領域をエッチングして、バルク基板を基板領域とフローティングボディー領域とに分離する第２工程と、フローティングボディー領域と基板領域との間を絶縁物質で満たす第３工程と、を含む半導体基板の製造方法。 （もっと読む）

【課題】製造工程数が増加するのを抑制しながら、電極の側方に形成された異種の材料からなる複合膜の残渣の除去を容易に行うことが可能な半導体装置の製造方法を提供する。
【解決手段】この半導体装置の製造方法は、シリコン基板１１の電界効果型トランジスタが形成される領域Ｂ上にゲート電極を形成する工程と、シリコン基板１１のバイポーラトランジスタが形成される領域Ａ上にバイポーラトランジスタを構成するＳｉＧｅからなるエピタキシャル層１９ａを形成する工程と、エピタキシャル層１９ａの形成時にゲート電極の側方に形成されるＳｉＧｅおよび多結晶シリコンからなるエッチング残渣１９ｃ、２５ｂおよび４３ａを除去する工程と、その後、ゲート電極の側方を覆うサイドウォール絶縁膜と、エミッタ電極２５の側方を覆うサイドウォール絶縁膜とを形成する工程とを備える。 （もっと読む）

【課題】電流利得、高周波特性が良好であり、かつ微細化することができるようにする。
【解決手段】基板１上に、コレクタ層３、ベース層４、エミッタ層およびキャップ層９を順次積層する。エミッタ層が、ベース層４に接したバリア層１４とキャップ層９に接したキャリア供給層１３との積層構造から形成されている。バリア層１４のバンドギャップが、キャリア供給層１３のバンドギャップよりも大きく、バリア層１４とキャリア供給層１３とが、タイプＩ型のヘテロ接合を形成している。キャリア供給層１３を構成する半導体が、不純物添加によって縮退している。 （もっと読む）

【課題】面積を増大させることなく、サージ耐量を向上させた静電気保護用半導体素子を提供することを課題とする。
【解決手段】
素子領域は、トレンチ形状のトレンチ絶縁膜５およびポリシリコン膜１１により、他の素子とは完全に絶縁分離されている。また、素子領域の上には、熱酸化処理によってＬｏｃｏｓ酸化膜１２が形成されており、このＬｏｃｏｓ酸化層１２の上には層間絶縁膜１３が形成され、層間絶縁膜１３を貫通するコレクタ電極１４、ベース電極１５、エミッタ電極１６が接続されている。ポリシリコン膜１１には、トレンチバイアス用電極１７が接続されており、トレンチバイアス用電極１７には、電源１８から負バイアスが印加される。この負バイアスにより、トレンチ絶縁膜５に近いｎ＋型埋め込み領域３及びｎ型半導体層４内に正孔が偏在し、これにより電子の流れの中心はｐｎ接合の中心だけではなく、トレンチ絶縁膜５側にシフトする。 （もっと読む）

【課題】応答性に優れ、瞬間的な動作や過大入力がある場合においてもダイオード素子の順方向動作時の損失増加や過剰電流による絶縁ゲートトランジスタ素子の破壊を防止できる小型の半導体装置を提供する。
【解決手段】絶縁ゲートトランジスタ素子２１とダイオード素子２２とが同じ半導体基板に形成され、絶縁ゲートトランジスタ素子２１とダイオード素子２２が逆並列に接続されてなる半導体装置６０であって、ダイオード素子２２に電流が流れた場合に、絶縁ゲートトランジスタ素子２１のゲート（Ｇ）端子の電位を下げて、該絶縁ゲートトランジスタ素子２１のゲートをオフする第１制御トランジスタ素子ＳＴ１が、前記半導体基板に形成されてなる半導体装置６０とする。 （もっと読む）

【課題】Ａｕの拡散を抑制して、電流利得が突然劣化するのを防止する。
【解決手段】基板１上にサブコレクタ層２を形成し、サブコレクタ層２上にコレクタ層３を形成し、コレクタ層３上にベース層４を形成し、ベース層４上にエミッタ層５を形成し、エミッタ層５上にエミッタコンタクト層６を形成し、エミッタコンタクト層６上にＴｉからなるコンタクト用金属層７を形成し、コンタクト用金属層７上にＷからなるＡｕ拡散防止用のバリアメタル層８を形成し、バリアメタル層８上にＴｉ／Ｐｔ／Ａｕ／Ｐｔ／Ｔｉからなる低抵抗金属層９を形成し、エミッタ層５、エミッタコンタクト層６およびコンタクト用金属層７、バリアメタル層８、低抵抗金属層９からなるエミッタ電極の側面を覆うシリコン窒化膜１０を形成する。 （もっと読む）

バイポーラ接合トランジスタが、第１の導電型を有するコレクタと、このコレクタ上の、第１の導電型を有するドリフト層と、このドリフト層上の、第１の導電型と反対の第２の導電型を有するベース層と、このベース層上の、低濃度でドープされ第１の導電型を有しベース層とｐ−ｎ接合部を形成するバッファ層と、このバッファ層上の第１の導電型を有し側壁を有するエミッタメサとを含む。バッファ層は、エミッタメサの側壁の近傍でそこから横方向に間隔を置いて配置されたメサ段差を含み、エミッタメサの下のバッファ層の第１の厚さは、メサ段差外側のバッファ層の第２の厚さよりも厚い。
（もっと読む）

【課題】半導体集積回路装置の高集積化及び低コスト化を可能にする複数のトランジスタセルを含む半導体装置を提供することを第１の目的とし、高密度に集積化された小型の半導体集積回路装置を安価に提供する。
【解決手段】基板上に、それぞれ第１層、ベース層、及び、第２層を順に有し、前記第１層、及び、前記第２層の一方がコレクタ層であり、他方がエミッタ層であるトランジスタセルを複数含み、前記各トランジスタセルの前記第１層に接続される第１電極が、前記第１層に形成されたエッチング溝に形成された半導体装置において、前記エッチング溝は、その長手方向に沿った側面が順メサ面となっており、複数のトランジスタセル間の前記第１電極が、前記各順メサ面に交差するように設けられた、まとめ配線によって接続される半導体装置である。 （もっと読む）

【課題】 高温時のウェーハ反りを抑制し、チッピングや欠けを回避した自己発熱を半導体基板裏面から放熱できる放熱特性改善がされた薄型半導体装置及び製造が容易なその製造方法を提供する。
【解決手段】 複数の素子領域及び当該素子領域を区画する素子分離領域１４を有する半導体基板９と、素子領域に形成された半導体素子とを有する。素子分離領域は、ＤＴＩ(Deep Trench Isolation) 構造であり、その底面は半導体基板９裏面に露出し、その内部は空洞になっている。この半導体基板は半導体素子を形成後に半導体基板裏面を素子分離領域１４の底面が露出するまで研磨もしくはエッチングして半導体基板９を薄くすると共に素子分離領域１４内部を空洞にする。 （もっと読む）

【課題】不純物を拡散させる熱処理を低温化・短時間化し、かつ、良品率を向上させること。
【解決手段】親水性膜１９を成膜するステップと、親水性膜１９の開口部２２により露出する基板表面２５を親水性膜１９とともに薬液で処理するステップと、基板表面２５に隣接するように成膜されたポリシリコン膜３２に注入された不純物をポリシリコン膜３２から基板８に拡散させるステップとを備えている。このとき、半導体装置は、基板表面２５が薬液で処理されることにより、基板８とポリシリコン膜３２との界面に膜が形成されることが防止され、ポリシリコン膜３２から基板８に不純物を拡散させる熱処理を低温化し、または、短時間化することができる。さらに、半導体装置は、薬液で処理されるときに用いられた液体が親水性膜１９の表面に残ることが防止され、ウォーターマークが生成されることが防止され、パターン異常の発生が防止される。 （もっと読む）

【課題】製造工程数が増加するのを抑制しながら、第１素子のゲート電極および第２素子の電極部のそれぞれの側面を覆うサイドウォール絶縁膜の幅を異ならせることが可能な半導体装置の製造方法を提供する。
【解決手段】この半導体装置１００の製造方法は、シリコン基板１１の領域Ｂ上にゲート電極２８を形成する工程と、シリコン基板１１の領域Ａにスペーサ絶縁膜４２を、ゲート電極２８の側面および領域Ａを覆うように形成することにより、領域Ａを覆う保護膜と、ゲート電極２８の側面を覆う絶縁膜４２ａを形成する工程と、その後、領域Ａ上にエミッタ電極２５を形成する工程と、ゲート電極２８およびエミッタ電極２５を覆うようにシリコン酸化膜４９を形成する工程と、スペーサ絶縁膜４２およびシリコン酸化膜４９をエッチングすることにより、絶縁膜４２ａを覆う絶縁膜３０ａを形成するとともに、エミッタ電極２５の側面を覆うサイドウォール絶縁膜２６を形成する工程とを備える。 （もっと読む）

【課題】 複数個の半導体素子を備えている半導体装置において、その半導体装置のサイズを小さくする技術を提供する。
【解決手段】 不純物注入工程では、半導体基板９の表面にｎ型半導体領域１３とｐ型半導体領域１４が隣接して出現する関係に不純物の注入範囲を管理して、不純物を半導体基板９に注入する。熱処理工程では、半導体基板９を加熱して半導体基板９に注入した不純物１２、１４を活性化する。トレンチ形成工程では、半導体基板９の表面に隣接して出現しているｎ型半導体領域１３とｐ型半導体領域１４の双方を分断して一巡するととともに半導体基板９の表面から半導体基板９の裏面に向けて不純物の注入範囲１２、１４を貫通する深さにまで伸びているトレンチ１５を形成する。絶縁膜形成工程では、トレンチ１５内に絶縁膜を形成する。 （もっと読む）

【課題】半導体基板の中に分離領域を熱拡散により形成する際に、その横方向拡散を抑制して、半導体集積回路の微細化を実現する。
【解決手段】第３のホトレジスト２４をマスクとして、第３の開口部Ｋ３から、ボロン（Ｂ＋）をエピタキシャル層２１にイオン注入してＰ型の不純物領域２５を形成する。そして、シリコン酸化膜２３上に、Ｐ型の不純物領域２５と部分的にオーバーラップする領域に第４の開口部Ｋ４（リン注入領域）を有する第４のホトレジスト２６を形成する。第４のホトレジスト２６をマスクとして、Ｐ型の不純物領域２５が除去されたエピタキシャル層２１の表面にリン（Ｐ＋）をイオン注入して、Ｐ型の不純物領域２５に隣接したＮ型の不純物領域２８を形成する。その後、熱拡散を行うことにより、エピタキシャル層２１の中にＰ型の上分離領域２９が形成され、この上分離領域２９と下分離領域２２とは連結されて分離領域３０が形成される。 （もっと読む）

【課題】チップ面積を従来に比して小さくすることが可能な、半導体素子の分離技術を提供することを目的とする。
【解決手段】Ｎ−半導体層３の表面にＮ＋半導体層４、Ｐ半導体層５，Ｎ＋半導体層６を形成する。次に、Ｎ＋半導体層４の内側に開口部を有するレジスト層７を形成する。次に、当該レジスト層７をマスクとして半導体基板１を選択的にエッチングしてＮ＋半導体層４を分断する溝８を形成する。分断されたＮ＋半導体層４をＮ＋半導体層４ａ，４ｂとする。次に、溝８の内部をシリコン酸化膜等の絶縁膜９で埋設する。次に、Ｐ半導体層５（ベース領域），Ｎ＋半導体層６（エミッタ領域），Ｎ＋半導体層４ａ，４ｂ（コレクタ領域）、の各表面に至るコンタクトホールを有するシリコン酸化膜１０を形成する。次に、各コンタクトホール内にベース電極１１，エミッタ電極１２，コレクタ電極１３を形成する。 （もっと読む）