【課題】 ヘテロ接合バイポーラ・トランジスタ及びその製造方法を提供する。
【解決手段】 ヘテロ接合バイポーラ・トランジスタに関連する、半導体構造体及び半導体の製造方法が提供される。この方法は、同じ配線レベルにある金属導線によって接続される２つのデバイスを形成することを含む。２つのデバイスの第１のものの金属導線は、銅配線構造体上に金属キャップ層を選択的に形成することによって形成される。 （もっと読む）

【課題】III-Ｖ族窒化物半導体に設けるオーミック電極のコンタクト抵抗を低減しながらデバイスの特性を向上できるようにする。
【解決手段】半導体装置（ＨＦＥＴ）は、ＳｉＣ基板１１上にバッファ層１２を介在させて形成された第１の窒化物半導体層１３と、該第１の窒化物半導体層１３の上に形成され、該第１の窒化物半導体層１３の上部に２次元電子ガス層を生成する第２の窒化物半導体層１４と、該第２の窒化物半導体層１４の上に選択的に形成されたオーム性を持つ電極１６、１７とを有している。第２の窒化物半導体層１４は、底面又は壁面が基板面に対して傾斜した傾斜部を持つ断面凹状のコンタクト部１４ａを有し、オーム性を持つ電極１６、１７はコンタクト部１４ａに形成されている。 （もっと読む）

【課題】エミツタ・ベース間の接合界面特性の最適化により、性能が改善されたバイポーラ・トランジスタ構造そのおよび製造方法を提供する。
【解決手段】バイポーラ・トランジスタは、（１）半導体基板内に少なくとも部分的に位置決めされたコレクタ領域１５と、（２）コレクタ領域に接触するベース領域１６と、（３）ベース領域に接触するエミッタ領域１６Ａとを含む。エミッタ領域とベース領域の界面は、酸素不純物と、フッ素不純物および炭素不純物から成るグループから選ばれた少なくとも１つの不純物とを含む損傷領域１６Ａをエミツタ開口のベースを含む層１６に形成することにより、バイポーラ・トランジスタの性能を改善する。それらの不純物は、ベース領域を構成するベース材料のプラズマ・エッチング処理または代わりに無水アンモニアおよびフッ化水素処理が後に続く熱処理によって界面に導入することができる。 （もっと読む）

【課題】エミッタ電子輸送特性やエミッタ注入効率を劣化させることなく、レッジ部を薄層化することが容易で、微細化に適したヘテロ接合バイポーラトランジスタを提供すること。
【解決手段】エミッタ層は、第１の半導体層１１と、第２の半導体層１２と、第３の半導体層１３との積層構造からなり、第３の半導体層１３は、第２の半導体層１２に対してウェット・エッチングにより選択的に除去でき、第２の半導体層１２は、第１の半導体層１１に対してウェット・エッチングにより選択的に除去でき、第１の半導体層１１と第３の半導体層１３のバンドギャップはベース層４のバンドギャップよりも大きく、第２の半導体層１２は不純物添加によって縮退しており、第３の半導体層１３は不純物添加によって中性領域を形成しているヘテロ接合バイポーラトランジスタを構成する。 （もっと読む）

【課題】エミッタ電極の膜厚が均一であり、このために素子特性のばらつきが少ない特性が良好な半導体装置を提供する。
【解決手段】Ｓｉ基板１上のＮ−ｈｉｌｌ層１１と、Ｎ−ｈｉｌｌ層１１を囲む素子分離領域であるシャロートレンチアイソレーション６に開口されたオープン領域２１と、を備えたＨＣＢＴ１００を含む半導体装置において、オープン領域２１上に面方位のないアモルファスＳｉ膜３０，３１を形成する。アモルファスシリコン膜３０、３１を、Ｎ−ｈｉｌｌ層１１がアモルファスシリコン膜３０、３１から露出する厚みにまでエッチングして電極とする。 （もっと読む）

縦型接合形電界効果トランジスタ（ＶＪＦＥＴ）またはバイポーラ接合トランジスタ（ＢＪＴ）のような半導体デバイスを製造する方法が記載される。その方法はイオン注入を必要としない。ＶＪＦＥＴデバイスは、エピタキシャル成長した埋め込みゲート層のみでなく、エピタキシャル再成長したｎ型チャネル層及びエピタキシャル再成長したｐ型ゲート層も有する。その方法で製造されたデバイスも記載される。 （もっと読む）

【課題】エミッタ接地直流増幅率のばらつきを低減し、かつ抵抗の増大を防止できる、信頼性に優れるバイポーラトランジスタを得ること。
【解決手段】本発明は、Ｎ−型エピ層３ａやＰ−型シリコン基板１ａを含む半導体基板、Ｎ＋型ポリシリコン層２１ａ、タングステン層２５、シリサイド層２７ａ、シリサイド層３９ａ、ベース電極３６ａ、エミッタ電極３６ｂ及びコレクタ電極３６ｃを少なくとも備える。半導体基板上に形成されたＮ＋型ポリシリコン層２１ａはシリサイド層２７ａに覆われる。シリサイド層２７ａ上の形成されたタングステン層２５はシリサイド層３９ａに覆われる。 （もっと読む）

【課題】アスペクト比の高いサブミクロンサイズのエミッタ電極パタンを線幅制御性良く形成することを可能とするヘテロ接合バイポーラトランジスタの製造方法を提供すること。
【解決手段】エミッタコンタクト層６上にＴｉ層（図示せず）、エッチングストッパー用のＷ層７、Ａｕ層８、エッチングマスク用Ｗ層９、フォトレジストパタン１０を形成し、フォトレジストパタン１０をマスクとしてエッチングマスク用Ｗ層９を選択的に除去することによってＷパタン９とし、Ｗパタン９をマスクとして、Ａｕ層８を、酸素ガスを含有する混合ガスを用いる反応性イオンエッチング法により選択的に除去し、Ｗパタン９をマスクとして、エッチングストッパー用のＷ層７、Ｔｉ層を選択的に除去することを特徴とするヘテロ接合バイポーラトランジスタの製造方法を構成する。 （もっと読む）

【課題】ＳＯＡ（安全動作領域）拡大と良好な静特性とを同時に達成するトランジスタを提供する。

【解決手段】第１導電型のコレクタ層（２）と、前記コレクタ層上に形成される第２導電型のベース層（３）と、前記ベース層上に島状に形成される第１導電型のエミッタ層（４）と、前記ベース層とベース電極（１１）とが電気的に接続されるとベースコンタクト（１１’）と、前記エミッタ層とエミッタ電極（１２）とが電気的に接続されるエミッタコンタクト（１２’）と、を有する半導体装置であって、
平面的に見て前記ベースコンタクトと前記エミッタコンタクトとの間に形成されるトレンチ（６）を備えることを特徴とする半導体装置。 （もっと読む）

【課題】高耐圧化及び高温動作を実現できる、ＨＢＴとＦＥＴを備える半導体装置を提供する。
【解決手段】本発明に係る半導体装置１００は、基板１０１の上に順時積層されたｎ⁺型ＧａＮ層１０３及びｎ型ＧａＮ層１０４と、ｐ型ＩｎＧａＮ層１０５と、アンドープＧａＮ層１０６及びｎ型ＡｌＧａＮ層１０７と、ＨＢＴ領域１２１のｎ⁺型ＧａＮ層１０３と電気的に接続されたコレクタ電極１１４と、ＨＢＴ領域１２１のｐ型ＩｎＧａＮ層１０５と電気的に接続されたベース電極１１３と、ＨＢＴ領域１２１のｎ型ＡｌＧａＮ層１０７と電気的に接続されたエミッタ電極１１２と、ＨＦＥＴ領域１２０のｎ型ＡｌＧａＮ層１０７と電気的に接続されたソース電極１０９及びドレイン電極１１１と、ｎ型ＡｌＧａＮ層１０７の上に形成されたゲート電極１１０とを備える。 （もっと読む）

【課題】低コストかつ高製造歩留まりで、ＢｉＣＭＯＳ型半導体集積回路装置を実現することができる半導体装置およびその製造方法を提供する。
【解決手段】シャロートレンチ３、ディープトレンチ６に囲まれた半導体層２の基板領域１７に、ｐ型の単結晶半導体からなるエピタキシャル・ベース層２４が島状に形成される。当該島状領域を含む半導体層２上の全面に窒化シリコン膜４２、酸化シリコン膜４３が形成される。島状領域上の異なる位置の窒化シリコン膜４２、酸化シリコン膜４３には、少なくとも２つの開口部が形成され、開口部が形成された窒化シリコン膜４２、酸化シリコン膜４３上に半導体膜４４が形成される。当該半導体膜４４が選択的に除去され、一方の開口部において島状領域に接続するベース電極と、他方の開口部において島状領域に接続するエミッタ電極とが同時に形成される。 （もっと読む）

【課題】寄生容量を低減しつつ、トランジスタが形成される半導体層に歪応力を与える。
【解決手段】半導体層３に形成されたコレクタ層３ａの表面および裏面にストレス印加層５を形成し、ストレス印加層５を介して埋め込み絶縁層６上に配置されたベース層９をコレクタ層３ａの側壁に選択的に形成し、ベース層９の側壁を絶縁膜１０から露出させる開口部１２を形成し、開口部１２を介してベース層９の側壁に接続されたエミッタ層１３ａを埋め込み絶縁層６上に形成する。 （もっと読む）

【課題】耐熱性の低い部分を有する基板に加熱処理をして半導体基板を製造する。
【解決手段】単結晶層を有し熱処理される被熱処理部と、熱処理で加えられる熱から保護されるべき被保護部とを備えるベース基板を熱処理して半導体基板を製造する方法であって、被保護部の上方に、ベース基板に照射される電磁波から被保護部を保護する保護層を設ける段階と、ベース基板の全体に電磁波を照射することにより被熱処理部をアニールする段階とを備える半導体基板の製造方法を提供する。 （もっと読む）

半導体デバイスは、第１の伝導形を有する半導体バッファ層と、バッファ層の表面上にあって第１の伝導形を有する半導体メサとを含む。さらに第２の伝導形を有する電流シフト領域が半導体メサと半導体バッファ層との間の隅に隣接して設けられ、第１と第２の伝導形が互いに異なる伝導形である。関連する方法も開示される。
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【課題】バイポーラトランジスタのベース走行時間の低減とエミッタ・ベース接合容量の低減により、遮断周波数と低電流駆動性能の向上を図ったバイポーラトランジスタを提供する。
【解決手段】半導体基板上に設けられた第１導電型の第１の半導体層５と、前記第１の半導体層の上に設けられた第１導電型の第２半導体層６と、前記第２半導体層上に設けられた第２導電型の第３の半導体層７と、該第３の半導体層上に設けられ、開口部を有する第１の絶縁膜９と、前記開口部内に設けられた第１導電型の第４の半導体層１１と、前記第４の半導体層上に設けられた第１導電型の第５の半導体層１３とで構成され、第４の半導体層が第１の絶縁膜の側壁に接しないように形成し、少なくとも前記第４の半導体層と第１の絶縁膜で囲まれた空洞１２を有して成ることを特徴とする。 （もっと読む）

【課題】 半導体下層と半導体上層が積層された半導体積層体において、半導体下層の表面に損傷を与えることなく、半導体下層の一部を露出させる技術を提供する
【解決手段】 半導体下層１８の表面の一部に、半導体上層１５とは格子定数の異なる格子不整合層３０を形成する工程と、格子不整合層３０の表面と格子不整合層３０で被覆されていない半導体下層１８の表面に、半導体上層１５を結晶成長させる工程と、格子不整合層３０上の半導体上層１５に形成された転位４０を介してウェットエッチング液を導入し、格子不整合層３０とその格子不整合層３０上の半導体上層１５を除去して半導体下層１８の一部を露出させる工程を備える。ドライエッチングにより半導体下層１８に損傷を与えることなく、半導体下層１８の一部を露出させることができる。 （もっと読む）

【課題】製造コストを抑えつつ、ガードリングに接するＰＮ接合部の耐圧の向上を図る。
【解決手段】半導体基板１０の表面にＮ−型半導体層１１を形成し、その上層にＰ型半導体層１２を形成する。Ｐ型半導体層１２上には、絶縁膜１３を形成する。その後、絶縁膜１３からＮ−型半導体層１１の厚さ方向の途中に至る複数の溝、即ち第１の溝１７Ａ、第２の溝１７Ｂ、第３の溝１７Ｃを形成する。これらの複数の溝は、そのうち互いに隣接する２つの溝において、電子デバイスに近い側、即ちアノード電極１４に近い側の溝は、該溝よりも外側の他方の溝よりも浅く形成される。その後、第１の溝１７Ａ内、第２の溝１７Ｂ内、第３の溝１７Ｃ内に、絶縁材料１８が充填される。その後、半導体基板１０及びその上層に積層された各層からなる積層体をダイシングラインＤＬに沿ってダイシングする。 （もっと読む）

トランジスタデバイス（６００）の製造方法であって、この製造方法が、基板（１０２）中に溝（１０６）を形成するステップと、この溝（１０６）を電気絶縁材料（２０２）により部分的にのみ充填するステップと、部分的にのみ充填された溝（１０６）を介して前記トランジスタデバイス（６００）のバイポーラトランジスタ（６０８）のコレクタ領域（３０４）にインプラント処理するステップとを有するトランジスタデバイスの製造方法を提供する。
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【課題】各拡散領域を形成する際のアライメントずれを抑制することができ、各拡散領域の位置精度が高く、電気特性のばらつきを低減することのできるバイポーラトランジスタの製造方法を提供する。
【解決手段】Ｎ型半導体基板１０の表層部に、ベース領域であるＰ型拡散領域３０、エミッタ領域である第１のＮ型拡散領域３１およびコレクタ領域である第２のＮ型拡散領域３２ａ，３２ｂを形成するバイポーラトランジスタ１００の製造方法であって、半導体基板上１０に、複数の開口部を有するＬＯＣＯＳ酸化膜２０を形成し、所定の開口部を介して不純物をイオン注入し、Ｐ型拡散領域３０または第１のＮ型拡散領域３１の一方を最初に形成し、次に、縮小または拡大された前記所定の開口部を介して不純物をイオン注入し、Ｐ型拡散領域３０または第１のＮ型拡散領域３１のもう一方を形成する製造方法とする。 （もっと読む）

（例えばシリコン）バイポーラデバイス（４０、１００、１００’）の高周波性能は、外部ベースコンタクト（４６）とコレクタ（４４、４４’、４４”）との間の容量結合（Ｃｂｃ）の低減により向上される。外部ベースコンタクト（４６）をコレクタ（４４、４４’、４４”）の外周部（４４１）から隔てるように、製造中に誘電体突出部（４５３、４５３’）が作製される。誘電体突出部（４５３、４５３’）は、外部ベースコンタクト（４６）を真性ベース（４７２）に結合するトランジション領域（４６１）の下に位置する。デバイス製造中に、多層誘電体スタック（４５）が真性ベース（４７２）に隣接して形成され、真性ベース（４７２）から外部ベースコンタクト（４６）へのトランジション領域（４６１）を形成可能なアンダーカット領域（４５７、４５７’）の同時作製が可能にされる。キャビティ（４５７、４５７’）内に形成されたトランジション領域（４６１）が、それをコレクタ（４４、４４’、４４”）の外周部（４４１）から隔てる誘電体突出部（４５３、４５３’）の上に位置することで、ベース−コレクタ接合容量（Ｃｂｃ）が低減される。デバイスのｆ_ＭＡＸが有意に上昇される。
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