【課題】ELO（エピタキシャルリフトオフ）を用いた半導体装置の製造方法において、短時間で確実に半導体基板と支持基板（デバイス層側）との分離を行うこと。
【解決手段】本発明は、半導体基板１に犠牲層２を介して成長させたデバイス層４に所定のデバイスを形成し、そのデバイス層４側に支持基板１０を貼り合わせた状態で犠牲層２をエッチングにより除去して半導体基板１とデバイス層４とを分離する工程を備えた半導体装置の製造方法であり、犠牲層２を除去するにあたり、予めデバイス層４から犠牲層２まで溝ｄを形成しておき、この溝ｄを介してエッチング液を犠牲層２まで浸透させる方法である。 （もっと読む）

横型トレンチＭＯＳＦＥＴは、装置セグメントとゲートバスセグメントとを含むトレンチを備える。トレンチのゲートバスセグメントは、基板を覆って存在する誘電体層に形成される導電性プラグによってコンタクトされ、これにより従来の表面ポリシリコンブリッジ層が不要となる。導電性プラグは、誘電体層にある実質的に垂直な穴に形成される。ゲートバスセグメントは、トレンチの装置セグメントよりも幅が広くてもよい。この方法は、トレンチ中の導電性材料がエッチングされる間にシャロートレンチアイソレーション（ＳＴＩ）を形成するステップを含む。
（もっと読む）

【課題】基板の表面をトレンチ構造にしてエミッタ領域及びエミッタ電極を設け、デバイスサイズを小型化、高集積化することができる半導体装置及び該半導体装置の製造方法を提供する。
【解決手段】シリコン基板１０は、Ｎ型不純物としてのアンチモンが含有され、コレクタ領域ＲＣを形成している。シリコン基板１０の表面には、複数の凹部１０ａ、１０ａ、…を形成している。各凹部１０ａの略階段状の表面には、エミッタ領域ＲＥを形成してあり、エミッタ領域ＲＥの下側及び各凹部１０ａを除くシリコン基板１０の表面には、ベース領域ＲＢを形成してある。エミッタ領域ＲＥにはＮ型不純物としてのリンが、ベース領域ＲＢにはＰ型不純物としてのボロンが含有されている。 （もっと読む）

【課題】工程数を増やすことなく、バイポーラ領域内でのサイドウォールの残存やサブトレンチの形成を防止できるようにした半導体装置の製造方法を提供する。
【解決手段】ＳｉＧｅ−ＨＢＴ５０とＣＭＯＳとを同一基板１上に形成する半導体装置の製造方法であって、バイポーラ領域とＣＭＯＳ領域とを素子分離するＤＴＩ１３及びＬＯＣＯＳ層１５Ａを基板１に形成する工程と、ＣＭＯＳのゲート電極の材料膜であるポリシリコン膜２２を基板１上の全面に形成する工程と、このポリシリコン膜をパターニングして、ＣＭＯＳ領域の基板１上にゲート電極を形成する工程とを含み、ゲート電極を形成する工程では、バイポーラ領域上から当該領域周辺のＬＯＣＯＳ層１５Ａ上までを全て覆うようにポリシリコン膜２２を基板１上に残存させる。 （もっと読む）

【課題】従来の製造方法においては、オーバーエッチングによりコンタクト底部の表面荒れが引き起こされ、それにより半導体装置の特性ばらつきが増大してしまう。
【解決手段】Ｐ型シリコン基板１に形成されたトレンチの底部に設けられたコレクタ領域４を有するバイポーラトランジスタを形成する。Ｐ型シリコン基板１上に層間絶縁膜２３を形成する。トレンチの上部の層間絶縁膜２３を途中までエッチングすることにより、コレクタコンタクト用開口の一部３０を形成する。トレンチの上部の層間絶縁膜２３を上記底部に達するまでエッチングすることにより、コレクタコンタクト用開口の残りの部分３２を形成する。コレクタコンタクト用開口の残りの部分３２の形成は、エミッタコンタクト用開口２５およびベースコンタクト用開口２７の形成と同時に実行される。 （もっと読む）

【課題】 ＤＭＯＳ電力回路、ＣＭＯＳデジタル論理回路、及びコンプリメンタリバイポーラアナログ回路の全てを単一の集積化された回路チップ上に実現するＢｉＣＤＭＯＳ構造及びその製造方法を提供することにある。
【解決手段】 基層内に下向きに延出し、且つ基層の上に配置されたエピタキシャル層内に上向きに延出し、かつエピタキシャル層の上側主面の下に配置された埋め込み絶縁領域と、エピタキシャル層内のみに配置され、かつ埋め込み絶縁領域の上側主面から上向きに延出した埋め込みウェル領域と、エピタキシャル層内に配置され、かつエピタキシャル層の上側主面からエピタキシャル層内に下向きに延出し、かつ埋め込みウェル領域の上側主面に接触する下側主面を備えたウェル領域とを有し、バイポーラトランジスタがウェル領域内に形成され、ＭＯＳトランジスタがウェル領域外のエピタキシャル層の上側主面に形成される。 （もっと読む）

【課題】 トランジスタの性能を改善するために、ベース・コレクタ容量（Ｃｃｂ）及びベース抵抗（Ｒｂ）の寄生成分が著しく低減されたバイポーラ・トランジスタを提供すること。
【解決手段】 ベース・コレクタ容量Ｃｃｂ及びベース抵抗Ｒｂの寄生成分を減少するための、デュアル・シャロー・トレンチ分離を有する改善されたバイポーラ・トランジスタが提供される。この構造体は、少なくとも１対の隣接する第１のシャロー・トレンチ分離（ＳＴＩ）領域が内部に配置された半導体基板を含む。隣接する第１のＳＴＩ領域の対は、基板内に活性領域を定める。この構造体は、半導体基板の活性領域内に配置されたコレクタ、活性領域内の半導体基板の表面の上に配置されたベース層、及びベース層上に配置された隆起型外因性ベースをも含む。本発明によると、隆起型外因性ベースは、ベース層の部分への開口部を有する。エミッタは、この開口部内に配置され、パターン形成された隆起型外因性ベースの部分上に延びており、かつ、隆起型外因性ベースから離間配置され、これから分離される。さらに、第１のＳＴＩ領域に加えて、第１のシャロー・トレンチ分離領域の各対からコレクタに向けて内方に延びる第２のシャロー・トレンチ分離（ＳＴＩ）領域が、半導体基板内に存在する。第２のＳＴＩ領域は、傾斜した内部側壁面を有する。幾つかの実施形態において、ベースは完全に単結晶である。 （もっと読む）

【課題】エッチピットを低減可能な構造を有するバイポーラトランジスタ及びその製造方法を提供する。
【解決手段】ＨＢＴ１は、半絶縁性のＩｎＰ基板２と、同基板２上に形成されたバッファ層３０と、バッファ層３０上に形成されたサブコレクタ層４０と、コレクタ層８０と、ベース層９０と、エミッタ層１００と、エミッタ層１００上に形成されたエミッタコンタクト層１１０とを有する。エミッタ層１００のエッジは、エミッタコンタクト層１１０のエッジから離れて設けられている。また、エミッタ層１１０の表面は、平坦化されている。ＨＢＴ１は、サブコレクタ層４０上にコレクタ電極１７と、エミッタ層１００上にベース電極１６と、エミッタコンタクト層１１０上にエミッタ電極１５とを備える。 （もっと読む）

【課題】本発明はエミッタ−ベーススペーサ領域中に低Ｋ材料を有するバイポーラトランジスタの作製方法を提供する。
【解決手段】本発明は半導体ウエハ基板上に配置されたバイポーラトランジスタを供する。バイポーラトランジスタは半導体ウエハ基板中に配置されたコレクタ、コレクタ中に配置されたベース、ベース上に配置され、ベースの少くとも一部と接触するエミッタを含んでよく、エミッタはその中に低Ｋ層を有する。低Ｋ層はたとえば、エミッタの一方の側に近接して配置するか、エミッタの相対する側に近接して配置してよい。しかし、すべての実施例において、低Ｋ層はバイポーラトランジスタの適切な機能を妨げず、従来のバイポーラトランジスタに典型的に付随したエミッタ−ベース容量を、本質的に減す。 （もっと読む）

【課題】 低電圧動作に有利であると共に、ベース層のシート抵抗を低減してfmaxの増大及びGainの増大、更には高効率動作を可能とし、また特にエミッタ層を制御性良く高品質に形成でき、エミッタ注入効率を安定して得ることのできるＨＢＴ構造を具備する（並びにこれを主要な構成要素とする）半導体装置を提供すること。
【解決手段】 第１導電型のエミッタ層と、第２導電型のベース層と、第１導電型のコレクタ層とを半導体基体上に有するＨＢＴ（ヘテロ接合バイポーラトランジスタ）を具備する半導体装置において、前記エミッタ層及び前記コレクタ層はＧａＡｓを主成分とし、前記ベース層はＧｅを主成分とすることを特徴とする半導体装置。 （もっと読む）

【課題】２００℃以上の環境温度でも実用上十分な電流増幅率を確保できるバイポーラトランジスタ、わけても小型な電力用バイポーラトランジスタを提供する。
【解決手段】ベースのアクセプタ濃度勾配をコレクタ層端に比較してエミッタ層端で大きくした。また、エミッタ層およびベース層からなる第１のメサ構造と、ベース層およびコレクタ層からなる第２のメサ構造との距離（Ｌ２）を３μｍ以上９μｍ以下とした。さらに、ベース層を均一なアクセプタ濃度を有する第１のｐ型ベース層と、深さ方向に濃度傾斜を有する第２のｐ型ベース層から構成した。これらの手段により、電流増幅率を確保でき、小型化に適した高温対応電力用バイポーラトランジスタ。 （もっと読む）

【課題】高い直流電流増幅率、特に小電流領域で高い直流電流増幅率を得ることができる縦型バイポーラトランジスタを提供する。
【解決手段】ｎ型半導体基板１の下層に高濃度ｎ型半導体層２を形成し、上層にｐ型半導体層３を形成し、ｐ型半導体層３に表面から層内へ延在する高濃度ｎ型半導体層４を形成し、ｐ型半導体層３および高濃度ｎ型半導体層４に二酸化珪素膜５を形成してなり、所定の水分を添加した酸素、または所定の水分を添加した酸素を含むガスからなる雰囲気下で熱処理することにより、二酸化珪素膜５の表面電荷密度を低くして、高い直流電流増幅率、特に小電流領域に於いて高い直流電流増幅率を得る。 （もっと読む）

【課題】結晶欠陥の発生を抑制しつつ、絶縁層上に配置された厚膜半導体層と薄膜半導体層とを同一基板上に形成する。
【解決手段】絶縁層１２上に配置された半導体層１３の薄膜ＳＯＩ形成領域Ｒ１に第１半導体層２１および第２半導体層２２を選択的に形成し、第２半導体層２２を半導体層１３上で支持する支持体２７を形成してから、第１半導体層２１をエッチング除去して、半導体層１３と第２半導体層２２との間に空洞部３０を形成し、半導体層１３および第２半導体層２２の熱酸化を行うことにより、半導体層１３と第２半導体層２２との間の空洞部３０に埋め込み絶縁層３１を形成する。 （もっと読む）

【課題】高出力化に付随して要求される高耐破壊化を満たすヘテロ接合バイポーラトランジスタを提供する。
【解決手段】ＧａＡｓからなるｎ型のサブコレクタ層１１０と、サブコレクタ層１１０上に形成され、サブコレクタ層１１０よりアバランシェ係数の小さい半導体材料からなるｎ型の第１のコレクタ層１２１と、第１のコレクタ層１２１上に形成され、サブコレクタ層１１０より低い不純物濃度のｎ型又はｉ型のＧａＡｓからなる第２のコレクタ層２０３と、第２のコレクタ層２０３上に形成され、ＧａＡｓからなるｐ型のベース層２０４と、ベース層２０４上に形成され、ベース層２０４よりバンドギャップの大きな半導体材料からなるｎ型のエミッタ層２０５とを備えるヘテロ接合バイポーラトランジスタ。 （もっと読む）

【課題】ＨＥＭＴやＨＢＴなど高速なトランジスタのＩＣ化やＭＭＩＣ化などにおいて、トランジスタの寄生容量を効果的に抑制し、かつ製造歩留良く、基板と素子表面との同電位化を図るビアを形成する事ができる半導体装置及びその製造方法を提供する。
【解決手段】トランジスタ素子領域の直下の領域のバッファ層を、選択的なエッチングによって除去して空洞領域を形成することで低誘電率化を図って高速動作を可能とし、またトランジスタ素子領域がある表面側からビアを形成して導電性基板と導通を図ることで、回路動作の安定化を製造歩留の低下を抑制して可能にする。 （もっと読む）

【課題】エミッタからベース電極間の抵抗が低減され、高速動作が可能であり、高性能のバイポーラトランジスタを有する半導体装置を提供する。
【解決手段】半導体基体上に形成された絶縁膜の開口を含むように、シリコン層９Ａ，９Ｃ、シリコンとゲルマニウム及び／又はカーボンとを有する層９Ｂ、により成るシリコン混晶層９によって形成されたエピタキシャルベース領域を有するバイポーラトランジスタが形成されて成り、シリコン混晶層９の最上層９Ｃがシリコン層であり、シリコン混晶層９から成るベース領域のうち、単結晶シリコン混晶層上及び多結晶シリコン混晶層上に、多結晶シリコン膜１０を介してコバルトシリサイド１１が形成されて成る半導体装置を構成する。 （もっと読む）

【課題】従来の半導体装置では、分離領域を構成するＰ型の埋込拡散層の横方向拡散幅が広がり、デバイスサイズを縮小し難いという問題があった。
【解決手段】本発明の半導体装置では、Ｐ型の単結晶シリコン基板６上に２層のエピタキシャル層７、８が形成されている。エピタキシャル層７、８には、分離領域３、４、５を構成するＰ型の埋込拡散層４３、４４、４５及びＰ型の拡散層４６、４７、４８が形成されている。このとき、Ｐ型の埋込拡散層４３、４４、４５は１層目のエピタキシャル層７表面から拡散して形成されている。この構造により、Ｐ型の埋込拡散層４３、４４、４５の横方向拡散幅Ｗ１、Ｗ２、Ｗ３が狭まり、ＮＰＮトランジスタ１のデバイスサイズを縮小することができる。 （もっと読む）

【課題】 素子形成領域に発生する結晶欠陥が低減された高集積密度のシャロウ・トレンチ分離構造の半導体装置を提供する。
【解決手段】半導体基板の表面の一部に形成されたシャロウ・トレンチをなす複数の溝部６と、この溝部６の内部に形成された、有機シリコン系ＣＶＤ法により形成され、有機シリコン系ＣＶＤ法による堆積後１１００℃を除く１１００℃〜１３５０℃の温度で熱処理され、溝部６の内部において水分を解離された酸化膜からなる埋込酸化膜７１と、溝部６と溝部６との間に形成され、転位密度が１個／μｍ² 以下である素子形成領域５と、この素子形成領域５に形成されたトランジスタ（９１，９２）とを備える。 （もっと読む）

【課題】保護動作の開始電圧の低電圧化とチップサイズのコンパクト化との両立が図られた保護回路および半導体装置を提供すること。
【解決手段】静電気保護回路１００は，ＮＰＮバイポーラトランジスタ１０およびキャパシタ１４を有している。そして，ＮＰＮバイポーラトランジスタ１０は，コレクタが入力端子１１に接続され，エミッタが接地されている。また，ＮＰＮバイポーラトランジスタ１０のベースとコレクタとの間には，キャパシタ１４が配設されている。また，ＮＰＮバイポーラトランジスタ１０のベースは，抵抗素子１５を介して接地されている。さらに，キャパシタ１４は，トレンチキャパシタであり，ＮＰＮバイポーラトランジスタ１０を区画する素子分離トレンチを兼ねる。 （もっと読む）

【課題】 バイポーラトランジスタの製造方法において、高調波歪みを増加させることなく、ベース・コレクタ耐圧を増加させる。
【解決手段】 バイポーラトランジスタの製造方法は、エミッタ領域の下部のコレクタ領域にＳＩＣ層を有するバイポーラトランジスタの製造方法であって、中央部における不純物濃度よりも４つのコーナー部における不純物濃度が低いＳＩＣ層を形成する工程を含む。 （もっと読む）