【課題】集束イオンビームによりエッチングする際に精度良くエッチング深さを制御する。
【解決手段】ステージ１２に電気的に導通させて固定した試料２を集束イオンビームによりエッチングする際に、グランドとステージ１２の間に設置した微小電流計１３によりエッチング電流を測定する。これにより、測定した電流の大きさ、変化に基づいて試料２の層毎の違いを検出できる。その結果、任意の深さでエッチングを止めて、エッチング深さを制御することが可能となる。 （もっと読む）

【課題】トレンチ開口部に傾斜面を形成し、耐圧低下を防止できる半導体装置及びその製造方法を提供することができる。
【解決手段】本発明にかかる製造方法は、半導体基板１０にトレンチ２１を形成する工程と、絶縁膜２３をトレンチ２１に堆積させる工程と、プラズマエッチングによりトレンチ２１底部の絶縁膜２３をエッチングするとともに、トレンチ開口部２１ａに半導体基板主面１０ａに対して傾斜角αをなす傾斜面２５を同時に形成する工程と、半導体基板１０の上面からトレンチ２１底部の絶縁膜２３に亘って半導体基板１０及びトレンチ２１を被覆するゲート絶縁膜２４を形成する工程と、ゲート絶縁膜２４上にゲート電極２２を形成する工程とを備える。 （もっと読む）

【課題】 ＭＥＭＳテクノロジーで得られるスプレイ装置用ノズル集積膜を製造する方法、及び既知の技術が持つ欠点を有することのない上記膜を含むスプレイ装置を提案する。
【解決手段】 スプレイ装置のノズル膜を製造する方法は、基板（１１）を設けるステップと、前記基板（１１）上に膜層（１３）を形成するステップと、前記膜層（１３）内に複数のノズル（１４）を形成するステップと、基板（１０）内に複数の供給通路（１５）を形成するステップとを含む。各供給通路（１５）は、前記複数のノズルに含まれる個々のノズル（１４）にほぼ直交して配置し、個々のノズル（１４）と直接接触させる。 （もっと読む）

【課題】 低誘電率膜(Low-k膜、例えばSiOCH)において、膜ダメージを発生せず、高選択比で高精度なエッチングを実現可能な処理条件を提供する。
【解決手段】 BARCエッチングステップにてパターン寸法よりも溝又は孔を細く加工し、N_２またはO_２を含む高マスク選択比条件にてエッチングを行う。その後N_２またはO_２を含まず、ウエハに印加するバイアス出力を低下させて等方的なエッチングを行う、又はパターン寸法よりも溝又は孔をやや細く加工するN_２またはO_２を含む高マスク選択比条件と、N_２またはO_２を含まず、ウエハに印加するバイアス出力を低下させて等方的なエッチングを周期的に行う。 （もっと読む）

【課題】デュアルダマシン法による解像限界以下の溝（トレンチ）及び凹部（孔又はビア）のパターンをＣＤ値を高精度に形成することができる半導体装置の製造方法を提供する。
【解決手段】被エッチング層上に、第１のハードマスク膜と、第２のハードマスク膜とを成膜する成膜工程Ｓ１１と、第１のピッチを有し、第２のハードマスク膜よりなるパターンであって、溝のパターンを形成する際のエッチングマスクとなる溝形成用マスクパターンを形成するための第１の溝形成用マスクパターン形成工程Ｓ１２〜Ｓ１４と、第４のピッチで設けられた開口部を有する第２のレジスト膜と、第２のレジスト膜の開口部と連通し、第２のレジスト膜の開口部の寸法より小さい寸法の開口部を有する第１の有機膜とよりなる第２レジストパターンを用いて、第１のハードマスク膜をエッチングする第１の凹部形成用マスクパターン形成工程Ｓ１５〜Ｓ１８とを有することを特徴とする。 （もっと読む）

【課題】有機シロキサンを主成分とする絶縁膜にエッチング処理によって凹部を形成する際に、凹部の底部に異常形状が形成されるのを抑制する。
【解決手段】層間絶縁膜を構成する有機シロキサンを主成分とする有機絶縁膜２に形成された溝や孔等のような凹部４内に導体膜を埋め込むことで埋込配線構造を構成する半導体集積回路装置の製造方法において、有機絶縁膜２上にフォトレジスト膜３を形成した後、そのフォトレジスト膜３をエッチングマスクとして有機絶縁膜２に溝や孔等のような凹部４を形成する際に、その凹部４の底部に異常形状が形成されるのを抑制するために、ＣＦ系のガス／Ｎ₂／Ａｒガスを用いたプラズマドライエッチング処理を施すことにより凹部４を形成した。 （もっと読む）

３次元トランジスタの製造に用いられる半導体構造の作製方法を提供する。この半導体構造は、シリコン基板およびエピタキシャル層を備え、このエピタキシャル層は終点検出エピタキシャル領域を備え、この終点検出エピタキシャル領域は、炭素、ゲルマニウム、またはそれらの組み合わせからなる群から選択される終点検出不純物を含む。
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【課題】、デュアルダマシン法により低誘電率膜に埋め込まれた配線層を形成する場合において、オープン不良の発生を伴うことなく、設計通りの配線層を形成し得る半導体装置の製造方法を提供する。
【解決手段】ビアホール形成領域の低誘電率膜４２、第１のハードマスク４４及び第２のハードマスク４６を除去することにより、低誘電率膜４２にビアホール５２を形成する工程と、配線トレンチ形成領域の第２のハードマスク４６を除去する工程と、第２のハードマスク４６をマスクとして第１のハードマスク４４をエッチングすることにより、配線トレンチ形成領域の第１のハードマスク４４を除去する工程とを有し、配線トレンチ形成領域の第１のハードマスク４４を除去する工程では、ビアホール５２底のバリア膜４０をもエッチングすることにより、ビアホール５２底のバリア膜４０を部分的に除去する。 （もっと読む）

【課題】本発明の目的は、酸素イオン注入層が不連続な場合であっても、活性層の、膜厚均一性の確保及び欠陥発生の抑止が可能となる貼り合わせウェーハの製造方法の提供することにある。
【解決手段】酸素イオン層形成工程（図１(ａ)）と、貼り合わせる工程（図１(ｂ)）と、熱処理工程（図示せず）と、活性層用ウェーハ除去工程（図１(ｃ)）と、酸素イオン注入層露出工程（図１(ｄ)）と、活性層露出工程（図１(ｅ)）とを有し、前記酸素イオン注入層露出工程は、所定条件下でドライエッチングにより行われることを特徴とする。 （もっと読む）

【課題】ＭＯＮＯＳ型のゲート電極を有するメモリセルと、通常のＭＯＳトランジスタの各ゲート電極を同時に加工できるようにする。
【解決手段】メモリセル領域のゲート電極Ｇは、シリコン基板１上にゲート絶縁膜４、トラップ膜５、ブロック膜６、電極膜７が積層されている。周辺回路領域のゲート電極ＧＰは、シリコン基板１上にゲート絶縁膜４、多結晶シリコン膜９、電極膜７が積層されている。また、多結晶シリコン膜９中には、下層側にシリコン窒化膜１０、上層側にシリコン酸化膜１１が直接接触しないように形成されている。ゲート一括加工時に、電極膜７をエッチングするときにシリコン酸化膜１１がストッパとなり、ブロック膜６加工時にシリコン窒化膜１０がストッパとなり、トラップ膜５加工時に多結晶シリコン膜９がストッパとなり、シリコン基板１がダメージを受けるのを防止できる。 （もっと読む）

【課題】研磨粒子によるパターン形成不良を抑制して、高い歩留まりでデュアルダマシン配線を形成可能な半導体装置の製造方法を得ることを目的とする。
【解決手段】本発明における半導体装置の製造方法は、半導体基板１の上面上に絶縁膜６、配線溝パターン８を形成したハードマスク７を形成する。次に、配線溝パターン８を埋め込むように第１のレジスト膜９を形成し、ハードマスク７上の第１のレジスト膜９を除去して平坦化する。次に、第１のレジスト膜９の表面を除去し、第１のレジスト膜９の表面を洗浄する。次に、接続孔パターン１４を形成した第２のレジスト膜１３を形成し、第１のレジスト膜９および絶縁膜６の表層に接続孔パターン１４を転写する。次に、ハードマスク７の配線溝パターン８をマスクとして、絶縁膜６をエッチングして配線溝８および接続孔１４を形成する。次に、絶縁膜６に形成された配線溝８および接続孔１４に金属を埋め込む。 （もっと読む）

【課題】コンタクト抵抗の上昇を防止することが可能な半導体装置の製造方法および半導体装置を提供すること。
【解決手段】シリコン基板１上に第１アモルファスカーボン膜２４を形成する工程と、第１アモルファスカーボン膜２４上にＢＰＳＧ膜１３を形成する工程と、ＢＰＳＧ膜１３上に第２アモルファスカーボン膜１６を形成する工程と、第２アモルファスカーボン膜１６をパターニングし、第２アモルファスカーボン膜１６をハードマスクとしてＢＰＳＧ膜１３を第１アモルファスカーボン膜２４が露出するまでエッチングする工程と、露出した第１アモルファスカーボン膜２４および第２アモルファスカーボン膜１６をアッシングする工程とを備える。第１アモルファスカーボン膜２４がエッチングストッパ層として作用する。よってシリコン基板１がオーバーエッチングによりダメージを受けることが防止される。 （もっと読む）

【課題】埋め込み金属配線の形成時に、イン-サイチュウ(in-situ)で平坦化を行うことができ、層間絶縁膜形成の回数を減らし、製造工程にかかる時間及び費用を減らすことができる半導体素子の製造方法を提供する。
【解決手段】半導体基板１００上の第１の層間絶縁膜１０２にコンタクトプラグ１０４を形成する。第１の層間絶縁膜及びコンタクトプラグの上部にエッチング停止膜１０６ａ及びハードマスクパターンを形成する。ハードマスクパターンに沿ってエッチング停止膜をパターニングし、露出された第１の層間絶縁膜及びコンタクトプラグをエッチングしてコンタクトプラグの上部の第１の層間絶縁膜にトレンチを形成する。金属膜を形成後、エッチング停止膜までシリカ研磨剤とセリア研磨剤を混合したスラリーを用いて平坦化を行い、金属配線１１４ａを形成する。エッチング停止膜を除去し、第２の層間絶縁膜１１６を形成する。 （もっと読む）

【課題】エッチング加工用マスクを基板の表面に形成する回数を削減する。
【解決手段】基板１０と、基板１０の表面１０ｐに形成されたＧＮＤ部１２と、基板１０の裏面に形成された導電層１４（例えば、Ni）と、基板１０および導電層１４を貫通する貫通孔１４ａ、１０ｃと、貫通孔１４ａ、１０ｃの内面ＩＳと導電層１４の表面１４ｐを覆う導電性部材１６とを備えた接地部付き基板１であって、導電層１４のエッチングレートは、基板１０のエッチングレートよりも小さく、導電層１４の裏面１４ｑが、導電層１４の表面１４ｐと対向し、基板１０の裏面に接している。 （もっと読む）

【課題】コンタクトのホール加工等におけるドライエッチングにおいて、エッチング対象のパターン占有率が微小であっても、エッチング終点を安定して検出することができる技術を提供する。
【解決手段】ドライエッチング終点検出方法であって、コンタクトホール等のドライエッチング工程において、プラズマ発光のスペクトル分析を利用するものである。そして、２波長の発光強度比の時系列データを二次微分演算して第２変極点（ｊｕｓｔ２）４０２でエッチング終点を検知することにより、エッチング終点検出の安定化を達成する。また、異常放電を同時に検出することにより、外乱を排除し、エッチング終点検出の安定化を達成する。 （もっと読む）

一又は複数のナノ構造の作成方法が開示されており、当該方法は：基板の上部表面上に導電層を形成すること；導電層上に触媒のパターン層を形成すること；触媒層上に一又は複数のナノ構造を成長させること；及び一又は複数のナノ構造の間及び周囲の導電層を選択的に除去することを含んでなる。デバイスもまた開示されており、該デバイスは、基板、ここで基板は一又は複数の絶縁領域によって隔てられた一又は複数の露出金属島を含んでなる；一又は複数の露出金属島又は絶縁領域の少なくともいくつかを覆う基板上に配された導電性補助層；導電性補助層上に配された触媒層；及び触媒層上に配された一又は複数のナノ構造を含んでなる。 （もっと読む）

【課題】ビアファースト方法を用いるデュアルダマシン配線の形成において、レジストポイズニングを抑制する。
【解決手段】半導体装置の製造方法は、基板１０１上に層間絶縁膜１０８を形成する工程（ａ）と、層間絶縁膜１０８にビアホール１０９を形成する工程（ｂ）と、ビアホール１０９内にダミープラグ１１１を形成する工程（ｃ）と、工程（ｃ）の後、層間絶縁膜１０８上に第１のバリア絶縁膜１２０を形成し、更にその上に反射防止膜１０５を形成するする工程（ｄ）と、第１のバリア絶縁膜１２０上に、配線溝形成用開口１１４を有するレジストマスク１１３を形成する工程（ｅ）と、レジストマスク１１３をマスクとして層間絶縁膜１０８、第１のバリア絶縁膜１２０及びダミープラグ１１１のそれぞれ一部を除去することにより、ダミープラグ１１１の残存部分に接続する配線溝を形成する工程（ｆ）とを有する。 （もっと読む）

【課題】高い耐電圧特性、および耐リーク特性を有する配線構造を備える半導体装置、およびその製造方法を提供する。
【解決手段】本発明の実施の形態による半導体装置は、半導体素子が設けられた半導体基板と、前記半導体基板上に形成された、上下層の導電部材を電気的に接続する接続部材と、前記接続部材と同じ層に形成された第１の絶縁膜と、前記接続部材の上面の一部と接する第１の領域、および前記第１の領域上に位置し、前記第１の領域よりも幅の広い第２の領域を含む配線と、前記第１の絶縁膜上に、前記配線の前記第１の領域の側面の上側から少なくとも一部、および前記第２の領域の底面に接して形成された第２の絶縁膜と、を有する。 （もっと読む）

【課題】微小パターン形成後にマスクを剥離することのできるパターン形成方法を提供する。
【解決手段】本発明の実施の形態によるパターン形成方法は、被処理体上に、第１のＣ含有膜と、並列配置された所定の方向に長手方向を有する第１の無機層のパターンと、を積層する工程と、前記第１のＣ含有膜および前記第１の無機層のパターン上に、第２のＣ含有膜と、少なくとも一部が並列配置されて前記第１の無機層のパターンと交差する第２の無機層のパターンと、を積層する工程と、前記第１および第２のＣ含有膜の、前記第１および第２の無機層のパターンの少なくとも一方の略直下以外に位置する領域をエッチングにより除去し、前記第１および第２の無機層のパターンならびにエッチング加工された前記第１および第２のＣ含有膜を含むエッチングマスクを形成する工程と、前記エッチングマスクを用いて前記被処理体にエッチングを施し、前記被処理体のパターンを形成する工程と、を含む。 （もっと読む）

【課題】トランジスタの性能向上を図ってスペーサを形成できる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、ゲートを覆って、半導体基板上に、高誘電体材料を含むバリア絶縁膜を形成する工程と、バリア絶縁膜上に、スペーサ絶縁膜を形成する工程と、スペーサ絶縁膜を、異方性エッチングして、ゲートの側壁上にスペーサを残して除去する工程と、露出したバリア絶縁膜を除去する工程と、ゲート及びスペーサをマスクとして、半導体基板に不純物を注入し、エクステンションを形成する工程と、さらにサイドウォールを形成し、ゲート、スペーサ、及びサイドウォールをマスクとして、ソース／ドレイン領域を形成する工程とを有する。 （もっと読む）