【課題】信頼性を低下することなく、高集積化が可能な半導体装置の製造方法を提供する。
【解決手段】この半導体装置の製造方法は、薄膜抵抗体と配線層とが、接続層とビアホールに埋設されたタングステンプラグとを介して電気的に接続されてなる半導体装置の製造方法である。従来、接続層は、バリアメタル層を介して薄膜抵抗体と接続された構成である。この接続層としてアルミニウムを用いたものでは、接続層とタングステンプラグとの線膨張係数の差異に起因してストレスマイグレーションにより、接続層にボイドが発生する懸念があった。本発明では、接続層を除去する工程を実施し、タングステンプラグをバリアメタル層と直接接続する。これにより、タングステンプラグは、アルミニウムよりなる接続層を介することなく、薄膜抵抗体と電気的に接続される。したがって、接続層におけるボイドの発生を抑制し、半導体装置の接続信頼性を向上することができる。 （もっと読む）

【課題】チップサイズの増大を抑えつつ、多数の配線間の時定数を一致させる。
【解決手段】半導体装置は、第１のサイズを持つ第１の外部端子と、第１のサイズよりも小さな第２のサイズを持つ複数の第２の外部端子と、第１の外部端子及び複数の第２の外部端子が、前記第１のサイズを基準として配列される外部端子領域と、外部端子領域に隣接して形成され、複数の第２の外部端子にそれぞれ対応付けられる複数の回路と、複数の第２の外部端子とそれら対応付けられた複数の回路との間をそれぞれ接続する複数の配線とを備える第１のチップを含む。複数の第２の外部端子及びそれらに接続された複数の配線は複数のインタフェースを構成し、複数のインタフェースの夫々は、互いに実質的に等しい時定数を持つように、時定数を調整する調整部を少なくとも一つ含む。調整部の少なくとも一部は、外部端子領域内の第１のサイズと第２のサイズとの差により生じるマージン領域に配置される。 （もっと読む）

【課題】裏面照射（BSI）型イメージセンサチップのパッド構造を提供する。
【解決手段】前面及び背面を含む半導体基板、前記半導体基板の前記前面に配置される低k誘電体層、前記低k誘電体層に配置される非低k誘電体層、前記非低k誘電体層に配置される金属パッド、前記半導体基板の背面から延伸し、前記半導体基板、前記低k誘電体層、及び低k誘電体層を貫通し、前記金属パッドの表面を露出する開口、及び前記開口の側壁及び底部上に形成され、前記開口の底部は、前記金属パッドの前記露出された表面を部分的に覆う保護層を含む集積回路構造。 （もっと読む）

【課題】アライメントマークを用いて形成される半導体装置であり、ダイシングおよびクラックに起因する半導体チップの品質低下を抑制し、半導体チップの微細化を容易にすることが可能な構成を有する半導体装置および基板を提供する。
【解決手段】主表面を有する半導体基板と、半導体基板の一方の主表面上に形成された多層構造回路ＩＣと、多層構造回路ＩＣのうち最上層と同一の層に形成される、平面視において多層構造回路を取り囲むように配置される保護壁ＧＲと、最上層と同一の層に形成される位置合わせマークＭ２Ｂとを備える。上記位置合わせマークＭ２Ｂは少なくとも一部において保護壁ＧＲと接するように形成される。 （もっと読む）

【課題】ドレイン電極配線によって形成されるフィールドプレートに起因する電流コラプス現象への影響が抑制された窒化物半導体装置を提供する。
【解決手段】窒化物半導体からなる機能層２０と、機能層２０上に離間して配置されたソース電極３及びドレイン電極４と、ソース電極３とドレイン電極４間で機能層２０上に配置されたゲート電極５と、機能層２０上に配置された層間絶縁膜７と、層間絶縁膜７上に配置され、ドレイン電極４と電気的に接続されたドレイン電極配線４１とを備える窒化物半導体装置であって、ゲート電極５とドレイン電極４間において、層間絶縁膜７を介してドレイン電極配線４１が機能層２０と対向する領域を有さない。 （もっと読む）

【課題】基板を貼り合わせて電極接合を行う半導体素子において、電極の腐食を防ぐ半導体装置の製造方法を提供する。
【解決手段】第１接合部４０と第２接合部６０とが電極形成面を対向させて接合された半導体装置において、第１接合部４０の絶縁層５１と、絶縁層５１の表面に形成された接合電極４１と、絶縁層５１表面に形成され、絶縁層５１を介して接合電極４１の周囲を囲む保護層４４とを備える。さらに第２接合部６０の絶縁層７１と、絶縁層７１の表面に形成された接合電極６１と、絶縁層７１表面に形成され、絶縁層７１を介して接合電極６１の周囲を囲む保護層６４とを備える。 （もっと読む）

【課題】酸化物半導体を使用する薄膜トランジスタの特性を向上させることができる薄膜トランジスタ表示板及びその製造方法を提供する。
【解決手段】薄膜トランジスタ表示板を提供する。本発明の一実施形態に係る薄膜トランジスタ表示板は、基板の上に配置するゲート配線層、前記ゲート配線層の上に配置する酸化物半導体層、及び前記酸化物半導体層の上に配置して、前記ゲート配線層と交差するデータ配線層を含み、前記データ配線層は銅を含む主配線層、及び前記主配線層の上に配置して、銅合金を含むキャッピング層を含む。 （もっと読む）

【課題】簡易なプロセスでパターン欠陥を抑制することが可能な金属パターンの製造方法を提供する。
【解決手段】アルミニウムを含む金属パターン２０を製造する際に、真空雰囲気下にて、気相法により、基板上にアルミニウムを含む金属膜２１を成膜する工程（１）と、金属膜２１の表面に酸化処理により酸化膜２２を形成する工程（２）と、酸化膜２２上に金属パターンに対応したレジストパターン３０を形成する工程（３）と、レジストパターン３０をマスクとして、金属膜２１をエッチングする工程（４）とを順次実施する。工程（１）と工程（２）との間において、少なくとも工程（２）の実施直前には、基板の雰囲気を真空雰囲気とする。 （もっと読む）

【課題】配線等のパターンを、材料の利用効率を向上させ、かつ、作製工程を簡略化して得られた表示装置である。また配線等のパターンを所望の形状で制御性よく形成された導電膜を有する表示装置である。
【解決手段】トランジスタ上の第１の導電膜と、第２の導電膜とは、複数の屈曲点を有するコの字状に設けられる。本形状であっても、第１の導電膜と、第２の導電膜とはパターンを所望の形状で制御性よく形成される。なお、第１の導電膜と第２の導電膜は、共通電極層と、画素電極層となることができる。 （もっと読む）

【課題】被蒸着膜を高精細なパターンで形成することが可能な蒸着用マスクを提供する。
【解決手段】蒸着用マスクは、１または複数の第１開口部を有する基板と、この基板の一主面側に設けられると共に、各第１開口部と対向して１または複数の第２開口部を有する高分子膜とを備える。蒸着の際には、蒸着材料が第１開口部および第２開口部を順に通過することにより、第２開口部に対応した所定のパターンで被蒸着膜が形成される。基板と高分子膜とを組み合わせて用いることにより、機械的強度を保持しつつも、金属膜のみで構成されている場合に比べ、第２開口部において微細かつ高精度な開口形状を実現できる。 （もっと読む）

【課題】半導体チップのバンプ電極と実装基板の配線との接続信頼性を向上できる技術を提供する。特に、バンプ電極下の最上層配線層に配線を配置しても、バンプ電極の平坦性を確保してバンプ電極とガラス基板に形成されている配線との接続信頼性を向上できる技術を提供する。
【解決手段】バンプ電極ＢＰ１の非重複領域Ｙ直下にある最上層配線層に電源配線や信号配線からなる配線Ｌ１と、ダミーパターンＤＰを形成する。ダミーパターンＤＰは、配線Ｌ１間のスペースを埋めるように配置され、配線Ｌ１とスペースによって最上層配線層に生じる凹凸を緩和する。さらに、最上層配線層を覆うように形成される表面保護膜に対してＣＭＰ法による平坦化処理を実施する。 （もっと読む）

【課題】高アスペクト比の溝内にカバレッジ性良く絶縁膜を埋め込むと表面にスリット状の空孔が形成され、ＣＭＰで平坦化すると、ＣＭＰで用いた組成物や、研磨された除去物、その他の残渣が空孔内に残り易く、この残渣は後の工程での発塵の一原因となり得る。
【解決手段】基板１の第１の主面に、俯瞰形状が環状となる第１の溝部２Ｔを形成し、第１の主面全面に第１の絶縁膜２ａを形成し、第１の絶縁膜２ａの表面から前記第１の溝部の内部まで達する深さの空孔を残しつつ、前記第１の絶縁膜を第１の溝部に埋め込み、空孔内を埋め込むように第１の絶縁膜上に第２の絶縁膜を形成し、第１の溝部内に第１の絶縁膜および第２の絶縁膜を残しつつ、基板表面高さまで化学機械研磨法により平坦化する。 （もっと読む）

【課題】前記半導体装置をスクライブ工程により切り離す際に、クラックが歪みを蓄積した保護膜を伝播して半導体装置内部に侵入するのを抑制し、半導体装置の製造歩留まりを向上させる。
【解決手段】半導体装置は、活性素子が形成された素子領域を有する基板と、前記基板上に形成され、多層配線構造を含む積層体と、前記積層体中に、前記素子領域を囲んで連続的に延在する耐湿リングと、前記積層体中、前記耐湿リングの外側に、前記耐湿リングに沿って連続的に、前記基板の表面に達して形成された保護溝部と、前記保護溝部の底面の一部及び前記保護溝部の内側の側壁面に連続して形成された保護膜と、を有する。 （もっと読む）

【課題】埋込ワード線の高さにばらつきのない半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、複数の素子分離領域を形成すると共に、素子分離領域間に素子形成領域を形成する工程と、素子形成領域に交差する第１の方向に延在するゲート電極溝を形成する工程と、ゲート電極溝の内壁にゲート絶縁膜を形成する工程と、ゲート電極溝の内壁にゲート絶縁膜を介して第1導電膜を形成する工程と、ゲート電極溝内を埋め込むように第２導電膜を形成する工程と、第２導電膜上に平坦化膜を形成する工程と、第２導電膜が露出するように平坦化膜をエッチングして除去する第1のエッチング工程と、第２導電膜がゲート電極溝の下部に残留するように第２導電膜をエッチングする第２のエッチング工程と、第1導電膜が前記ゲート電極溝の下部に残留するように第1導電膜をエッチングする第３のエッチング工程と、を有することを特徴とする。 （もっと読む）

【課題】レジスト形状の制限が無く、またステップカバレッジの悪い成膜方法を用いなくても良いリフトオフ工程が行えるようにする。
【解決手段】レジスト２の上に被パターニング膜３を成膜したのち、イオン照射によって被パターニング膜３のコーナ部を選択的にエッチングすることでレジスト２を露出させるようする。そして、レジスト２を除去することで、レジスト２の上の被パターニング膜３をリフトオフさせ、被パターニング膜３をパターニングする。このようにしてリフトオフ工程を行えば、レジスト２の側面において被パターニング膜３が厚く形成されていたとしても、イオン照射によってレジスト２を露出させることができる。このため、レジスト２の側面での被パターニング膜３の厚みの制限を受けないため、あえてステップカバレッジの悪い成膜方法を用いなくても良くなり、ステップカバレッジの良い成膜方法を選択することもできる。 （もっと読む）

【課題】シリコン基板表面に到達する深い溝部であっても、所望の保護溝部形成を安定して行うことができる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、活性素子が形成された素子領域を有する基板と、前記基板上に形成され、多層配線構造を含む積層体と、前記積層体中に、前記素子領域を囲んで連続的に延在する耐湿リングと、前記積層体中、前記耐湿リングの外側に、前記耐湿リングに沿って連続的に、前記基板の表面に達して形成された保護溝部と、前記積層体上に形成され、前記保護溝部の外縁に沿って延在する第１のマスクパターンと、前記積層体上に形成され、前記保護溝部の内縁に沿って延在する第２の金属マスクパターンと、を有する。 （もっと読む）

【課題】半導体ダイ上に相互接続部又はボンドパッドなどのフィーチャ構造を電気めっきする方法を提供する。
【解決手段】方法は半導体基板の上方に複数のヒューズ（２０８）を形成する工程と、半導体基板の上方の複数の相互接続層（４００〜４０８）と、該複数の相互接続層の上面の複数の相互接続パッド（５０２）とを形成する工程と、を含む。シールリング（２０２）が、半導体基板（３０２）と、前記複数の相互接続パッド（５０２）と、前記複数のヒューズ（２０８，３２０）とに形成された能動回路を包囲する。各ヒューズ（２０８，３２０）は、対応する相互接続パッド（５０２）とシールリング（２０２）とに電気的に接続される。各ヒューズ（２０８）が導通状態にあるとき、該ヒューズは対応する相互接続パッド（５０２）をシールリング（２０２）に電気的に接続する。 （もっと読む）

【課題】絶縁膜上に下地金属層と上部金属層からなる配線を備えた半導体装置において、下地金属層のサイドエッチングによる絶縁膜と上部金属層との密着性の劣化を抑制することができる半導体装置、及び、その製造方法を提供する。
【解決手段】配線本体１６が形成される絶縁膜１４の上面には、配線本体１６のパターンに対応し、かつ、絶縁膜１４の上面から所定の深さの凹部１４ａが設けられ、当該凹部１４ａを含む絶縁膜１４上面に、配線の一部であり、かつ、密着層であるチタン薄膜１５を介して配線本体１６が設けられている。凹部１４ａの幅は、配線本体１６の幅よりも狭くなるように設定される。チタン薄膜１５は配線本体１６の配線幅よりも狭く形成されている。 （もっと読む）

【課題】電極パッド間におけるデンドライトの発生を抑制する。
【解決手段】半導体装置は、第１電極パッド１ａ及び第２電極パッド１ｂと、第１電極パッド１ａと第２電極パッド１ｂとの間に配置されている金属膜パターン３と、を有している。（１）金属膜パターン３は第１電極パッド１ａと電気的に接続されているか、又は、金属膜パターン３には第１電極パッド１ａと同電位が印加され、且つ、（２）金属膜パターン３は絶縁膜（保護絶縁膜２）により覆われている。 （もっと読む）

【課題】信頼性の高い導電膜パターンの製造方法を提供する。
【解決手段】本発明に係る導電膜パターンの製造方法は、基板１０上に導電膜２１を成膜し、導電膜２１の表面に対して他の層を積層する前に、酸素をプラズマ化したプラズマアッシング処理を施し、表面処理した導電膜２１上に、当該導電膜２１をパターン形成するためのマスクパターン３０を形成する。次いで、マスクパターン３０を用いて導電膜２１をウェットエッチングによりパターン形成する。基板１０は、半導体基板であることが好ましい。導電膜パターンは、例えば、配線、電極パッド等である。 （もっと読む）