半導体装置及びその製造方法
【課題】高アスペクト比の溝内にカバレッジ性良く絶縁膜を埋め込むと表面にスリット状の空孔が形成され、ＣＭＰで平坦化すると、ＣＭＰで用いた組成物や、研磨された除去物、その他の残渣が空孔内に残り易く、この残渣は後の工程での発塵の一原因となり得る。
【解決手段】基板１の第１の主面に、俯瞰形状が環状となる第１の溝部２Ｔを形成し、第１の主面全面に第１の絶縁膜２ａを形成し、第１の絶縁膜２ａの表面から前記第１の溝部の内部まで達する深さの空孔を残しつつ、前記第１の絶縁膜を第１の溝部に埋め込み、空孔内を埋め込むように第１の絶縁膜上に第２の絶縁膜を形成し、第１の溝部内に第１の絶縁膜および第２の絶縁膜を残しつつ、基板表面高さまで化学機械研磨法により平坦化する。
【解決手段】基板１の第１の主面に、俯瞰形状が環状となる第１の溝部２Ｔを形成し、第１の主面全面に第１の絶縁膜２ａを形成し、第１の絶縁膜２ａの表面から前記第１の溝部の内部まで達する深さの空孔を残しつつ、前記第１の絶縁膜を第１の溝部に埋め込み、空孔内を埋め込むように第１の絶縁膜上に第２の絶縁膜を形成し、第１の溝部内に第１の絶縁膜および第２の絶縁膜を残しつつ、基板表面高さまで化学機械研磨法により平坦化する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、詳しくは、半導体基板を貫通する貫通電極を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高機能化、多様化に伴い、複数の半導体チップを縦方向に積層して集積化した半導体装置が提案されている。このような半導体装置では、各半導体チップの半導体基板を貫通する貫通電極（Through Silicon Via：ＴＳＶと称す）によって各半導体チップ間の電気的導通を図るように構成されている。
【０００３】
一方、ＴＳＶは半導体基板を貫通して形成されるために、半導体基板とＴＳＶ間の絶縁を図る必要がある。そこで、ＴＳＶの周りに環状の絶縁分離部（絶縁リングという）を設け、素子形成領域の半導体層と分離することが提案されている（特許文献１）。
【０００４】
特許文献１では、全てのプロセスの最初の工程で、シリコン基板の素子形成面側から深さ方向に環状の溝（トレンチ）を掘り、このトレンチを絶縁膜で埋め込むことで絶縁リングを形成する。その後、基板表面への素子形成、配線層形成および表面電極形成工程などを経た後、シリコン基板を裏面側から研削して薄板化する。このとき絶縁リングの底部が基板裏面から露出するまで裏面研削することで、絶縁リングがシリコン基板を表面から裏面まで貫通した構造となる。そして、絶縁リングの内側に、シリコン基板を貫通するように、裏面側からＴＳＶを形成する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１２３８５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明者らが上記のような絶縁リングを備えたＴＳＶを有する半導体装置について検討したところ、以下のことが分かった。本発明者らが検討した絶縁リングは、例えば、深さ４０〜５０μｍ、幅２〜３μｍ（アスペクト比１３〜２５）の絶縁膜が環状に配置されたものである。このような絶縁リングを形成するために、シリコン基板に上記形状の溝（以下、ＴＳＶトレンチと記載）を形成し、そこに酸化シリコン膜などの絶縁膜を埋め込む。最後に、化学機械研磨法（Chemical Mechanical Polishing:ＣＭＰ）によって基板表面に堆積した絶縁膜を除去して、絶縁リングが完成する。この工程では、上記のように、厚さ数μｍという厚い酸化シリコン膜を、深さ数十μｍという深いＴＳＶトレンチ内に形成しなければならず、膜厚のばらつきが大きく、また、埋設性が低くなり得る。特にカバレッジ性の悪い方法で酸化シリコン膜を堆積すると、ＴＳＶトレンチの開口部が先に閉塞して大きな空隙（ボイド）が形成されてしまう。一方、カバレッジ性良く酸化シリコン膜を形成した場合であっても、ＴＳＶトレンチの両側壁から見た中間位置には、両側壁から成長した酸化シリコン膜の接合面（シーム）が形成される。シーム２Ｓでは微視的には小さな空隙（ボイド）が含まれ得る。このようなシーム２Ｓの上部では、特許文献１の図９に示されているようにＴＳＶトレンチ開口付近で広がってスリット状の空孔（凹部）を形成する。そして、ＣＭＰにて基板表面の酸化シリコン膜などの絶縁膜を研磨した後にも、絶縁リング表面部に環状のスリットとして残る。
【０００７】
本発明者らの検討によれば、上記のように絶縁リング表面部に残ったスリット内には、ＣＭＰ工程で用いた組成物や、研磨された除去物、その他の残渣が残り易く、このような残渣は後の工程での発塵の一原因となり得るため、改善の余地がある。
【課題を解決するための手段】
【０００８】
本発明では、ＴＳＶトレンチ内に最初に形成した第１の絶縁膜に生じるスリットを、第２の絶縁膜で埋め込んだ構造のＴＳＶトレンチとする。
【０００９】
すなわち、本発明の一実施形態によれば、
基板の第１の主面に、俯瞰形状が環状となる第１の溝部を形成する工程と、
前記第１の主面全面に第１の絶縁膜を形成し、前記第１の絶縁膜の表面から前記第１の溝部の内部まで達する深さの空孔を残しつつ、前記第１の絶縁膜を前記第１の溝部に埋め込む工程と、
前記空孔内を埋め込むように前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記第１の溝部内に前記第１の絶縁膜および前記第２の絶縁膜を残しつつ、前記基板表面高さまで化学機械研磨法により平坦化する工程と、
を有することを特徴とする半導体装置の製造方法、が提供される。
【００１０】
また、本発明の別の実施形態によれば、
半導体基板の第１の主面に形成された素子形成領域と、
前記半導体基板の第１の主面から対向する第２の主面に貫通し、俯瞰形状が環状である絶縁分離部と、
前記環状の絶縁分離部に囲まれた前記半導体基板の第１の主面から対向する第２の主面に貫通し、前記第１の主面及び第２の主面の外部に露出する端子を有する貫通電極と、
を備えた半導体装置であって、
前記環状の絶縁分離部は、前記第１の主面から第２の主面にかけて埋め込まれた第１の絶縁膜と、前記第１の絶縁膜の前記第１の主面側から所定の深さに形成された環状の空孔内に埋設された第２の絶縁膜と、
を有する半導体装置、が提供される。
【発明の効果】
【００１１】
ＣＭＰの前にスリットを埋め込んでおくことで、ＣＭＰ工程で用いた成分や、研磨された除去物、その他の残渣がスリット内に残り難くすることができる。これにより、後の工程での発塵を低減できる。結果として、絶縁リングを備えたＴＳＶを有する半導体装置の製造歩留まりを向上できる。
【図面の簡単な説明】
【００１２】
【図１−１】本発明の一実施形態に係る半導体チップ５０の概略断面図（ａ）、第１の主面側平面図（ｂ）、第２の主面側平面図（ｃ）を示す。
【図１−２】本発明の一実施形態に係る半導体チップ５０の部分拡大断面図（ｄ）、Ｚ１−Ｚ１での横断面図（ｅ）、Ｚ２−Ｚ２での横断面図（ｆ）を示す。
【図２】本発明の一実施形態に係る半導体チップ５０の製造工程を説明する工程断面図（ａ）と部分拡大図（ｂ）を示す。
【図３】本発明の一実施形態に係る半導体チップ５０の製造工程を説明する工程断面図（ａ）と部分拡大図（ｂ）を示す。
【図４】本発明の一実施形態に係る半導体チップ５０の製造工程を説明する工程断面図（ａ）と部分拡大図（ｂ）を示す。
【図５】本発明の一実施形態に係る半導体チップ５０の製造工程を説明する工程断面図（ａ）と部分拡大図（ｂ）を示す。
【図６】本発明の一実施形態に係る半導体チップ５０の製造工程を説明する工程断面図（ａ）と部分拡大図（ｂ）を示す。
【図７】本発明の一実施形態に係る半導体チップ５０の製造工程を説明する工程断面図（ａ）と部分拡大図（ｂ）を示す。
【図８】本発明の一実施形態に係る半導体チップ５０の製造工程を説明する工程断面図（ａ）と部分拡大図（ｂ）を示す。
【図９】本発明の一実施形態に係る半導体チップ５０の製造工程を説明する工程断面図を示す。
【図１０】本発明の一実施形態に係る半導体チップ５０の製造工程を説明する工程断面図を示す。
【図１１】本発明の一実施形態に係る半導体チップ５０の製造工程を説明する工程断面図を示す。
【図１２】本発明の一実施形態に係る半導体チップ５０の製造工程を説明する工程断面図を示す。
【図１３】本発明の一実施形態に係る半導体チップ５０の製造工程を説明する工程断面図を示す。
【図１４】本発明の一実施形態に係る半導体チップ５０を用いた半導体モジュール１００の概略断面図（ａ）及びその部分拡大図（ｂ）を示す。
【図１５−１】本発明の一実施形態の変形例１に係る半導体チップ６０の概略断面図（ａ）及びその部分拡大図（ｂ）を示す。
【図１５−２】本発明の一実施形態の変形例１に係る半導体チップ６０のＺ１−Ｚ１での横断面図（ｃ）を示す。
【図１６】本発明の一実施形態の変形例２に係る半導体チップ７０の概略断面図（ａ）及びその部分拡大図（ｂ）を示す。
【図１７】本発明の一実施形態の変形例２に係る半導体チップ７０の製造工程を説明する工程断面図（ａ）〜（ｈ）を示す。
【図１８】本発明の別の実施形態に係る半導体チップ８０の概略断面図（ａ）及びその部分拡大図（ｂ）、（ｃ）を示す。
【図１９】本発明の別の実施形態に係る半導体チップ８０の製造工程を説明する工程断面図（ａ）と部分拡大図（ｂ）を示す。
【図２０】本発明の別の実施形態に係る半導体チップ８０の製造工程を説明する工程断面図（ａ）と部分拡大図（ｂ）、（ｃ）を示す。
【図２１】本発明の別の実施形態に係る半導体チップ８０の製造工程を説明する工程断面図（ａ）と部分拡大図（ｂ）、（ｃ）を示す。
【図２２】本発明の別の実施形態に係る半導体チップ８０の製造工程を説明する工程断面図（ａ）と部分拡大図（ｂ）、（ｃ）を示す。
【発明を実施するための形態】
【００１３】
以下、図面を参照して本発明の実施の形態について説明するが、本発明はこれらの実施の形態にのみ限定されるものではない。
【００１４】
（実施形態例１）
図１は、本発明が適用されるＴＳＶ構造を備えた半導体装置（半導体チップ５０）の一例を示すもので、（ａ）はＴＳＶ構造部分を示す概略断面図、（ｂ）、（ｃ）は半導体チップ５０の第１の主面側と第２の主面側の概略平面図をそれぞれ示す。図１（ａ）は（ｂ）、（ｃ）のＡ１−Ａ１での断面図に相当する。図１（ｄ）は図１（ａ）のＰ１部分の拡大図、図１（ｅ）、（ｆ）はそれぞれ、図１（ａ）のＺ１−Ｚ１、Ｚ２−Ｚ２での水平断面図に相当する。
【００１５】
半導体基板１には、ＴＳＶを素子領域（ＤＡ）から絶縁する俯瞰形状が環状の絶縁分離部（絶縁リングと称す）２が設けられており、絶縁リング２で囲まれたＴＳＶ形成領域にシード層１８とＣｕプラグ２０からなるＴＳＶ２２が形成される。この例では、ＴＳＶ２２は外部端子（バンプ部）と一体に形成される例を示しているが、別体に形成されていても良い。ＴＳＶ２２のバンプ部表面には半田膜（Ｓｎ−Ａｇ合金層）２１が形成される。
【００１６】
一方、半導体素子５の形成される第１の主面側には、層間絶縁膜６中に導体配線及びプラグからなる配線構造７が形成される。層間絶縁膜６は酸化シリコン等で形成する。配線構造７の最下層は、ＴＳＶ２２と接続するパッド電極であり、例えば、タングステンなどの金属で形成される。上層の配線層はアルミニウムなどの導電体で形成することができる。配線構造７の最上部は表面保護膜(窒化シリコン膜８ａ及びパッシベーション膜８ｂ)８で覆われている。表面保護膜８には配線構造６の最上部を露出する開口が形成されており、開口内にバンプ電極１２が形成されている。バンプ電極１２は、シード層８，主体となるＣｕ層１０、Ｎｉ層１１で構成されている。ここで、裏面のＴＳＶ２２から第１の主面側のバンプ電極１２までをＴＳＶ構造２３とする。
【００１７】
図１に示す例では、半導体チップ５０の中央部に２列にＴＳＶ構造２３を複数配列した構造を示しているが、これに限定されるものではない。
【００１８】
絶縁リング２は半導体基板１の第１の主面側から形成した溝（第１の溝２Ｔ）内に第１の絶縁膜２ａが埋め込まれて形成されているが、図１（ｄ）、（ｅ）に示すように、絶縁リング２の第１の主面側では、第１の絶縁膜２ａの環状の空孔（スリット２ＳＴ）を埋め込んで第２の絶縁膜２ｂが形成されている。一方、第１の主面から所定の深さでは、図１（ｆ）に示すように、第２の絶縁膜２ｂは存在せず、第１の絶縁膜２ａ同士の接合部（シーム）２Ｓが形成されている。なお、６ａは最下層（半導体基板１の第１の主面上）の層間絶縁膜６を意味する。この例では、図１（ｅ）、（ｆ）に示すように、第１の主面の上方側から見た形状（俯瞰形状）が円環状の絶縁分離部（絶縁リング）について説明しているが、俯瞰形状が矩形環状などの他の環状構造であっても良い。
【００１９】
次に、この半導体チップ５０の製造方法及びこの半導体チップ５０を複数積層した半導体モジュール１００の製造方法について説明する。図２〜８は、半導体チップの製造工程を示す工程断面図であり、それぞれの分図（ａ）及び（ｂ）は、図１（ａ）及び（ｄ）に相当する。図９〜図１３は、絶縁リング２形成後の製造工程を説明する工程断面図であり、それぞれ図１（ａ）に相当する。図１４は複数の半導体チップ（５０ａ〜５０ｈ）を積層接続し、パッケージ化した半導体モジュール１００の概略断面図（ａ）及びその部分拡大図（ｂ）を示す。
【００２０】
まず、図２に示すように、半導体基板１の第１の主面側から絶縁リング２を形成するための第１の溝２Ｔを形成する。第１の溝２Ｔの形状としては、例えば、幅２μｍ、深さ５０μｍとすることができる。第１の溝２Ｔの形成に先立って、半導体基板１の表面を熱酸化してハードマスクとなる酸化シリコン膜３を形成する。酸化シリコン膜３のパターニングは、不図示のフォトレジストを用いて第１の溝２Ｔのパターンをフォトリソグラフィーにより形成し、ドライエッチングにより、酸化シリコン膜３をパターン化した後、引き続いてドライエッチングにより半導体基板１をエッチングして所望の深さの第１の溝２Ｔを形成する。
【００２１】
次に、図３に示すように、ＴＥＯＳを原料ガスとして用い、低圧ＣＶＤ法によって形成したＮＳＧ（Non-doped Silicate Grass）膜を第１の絶縁膜２ａとしてリング状溝内を埋設する膜厚で形成する。本実施形態例ではＴＥＯＳ−ＮＳＧ膜を１．７６μｍ厚に形成した。このような堆積法によって形成する第１の絶縁膜２ａの成膜膜厚（マスク酸化シリコン膜３上の膜厚）は、第１の溝２Ｔを完全に埋設するという観点から第１の溝２Ｔの溝幅の１／２以上の膜厚である。ここで、ＴＥＯＳ−ＮＳＧ膜を第１の絶縁膜２ａとして用いたのは、高アスペクト比の溝を埋設する際に、極力ボイドが発生しないようにするために、カバレジ性が良好でコンフォーマルに形成できるからである。同様の効果を奏する場合、他の材料を用いても良い。
【００２２】
但し、このようにコンフォーマルに形成される絶縁膜は、背景技術で説明したようにアスペクト比の高い溝を埋め込んだ際、その上部では溝幅の中央部に空孔（スリット）２ＳＴが数μｍの深さに残る。そのままＣＭＰで平坦化した場合、背景技術で説明したように発塵の一原因となり得る。そこで、本発明では、このスリット２ＳＴを第２の絶縁膜で予め埋め込むことでＣＭＰ時の発塵を抑制する。
【００２３】
次に、図４に示すように、後の研磨で基板面のＴＥＯＳ−ＮＳＧ膜を除去する際のＣＭＰ負荷を減らすため、ＴＥＯＳ−ＮＳＧ膜の膜厚をウェットエッチングにより低減しておく。ただし、ＴＳＶトレンチ部にはシーム２Ｓがあり、このままウェットエッチングするとスリット２ＳＴが深化してしまう。そのため、ＴＳＶトレンチ部はフォトレジストなどによる保護膜４で保護する。なお、ＣＭＰ負荷が問題とならない場合には、図４に示す工程は省略しても良い。
【００２４】
従来においても、このようなＣＭＰ負荷軽減工程が実施されることがあるが、その場合、基板上のＴＥＯＳ−ＮＳＧ膜を全て除去せずに残す。これは、以後のＣＭＰ工程で基板面が研磨に曝されるのを防ぐためである。しかしながら、ウェットエッチングで残したＴＥＯＳ−ＮＳＧの膜厚は不均一であり、後のＣＭＰの研磨が不均一になるという懸念がある。
【００２５】
これに対し、本実施形態例の工程では、ＴＥＯＳ−ＮＳＧ膜の段差低減ウェットエッチング後、図６の工程のように第２の絶縁膜を堆積する。従って、段差低減ウェットエッチング時に基板上にＴＥＯＳ−ＮＳＧ膜を残しておく必要が無い。ＣＶＤで基板上に堆積した膜は、ウェットエッチングで基板上に残した膜に比べて均一であり、後のＣＭＰ工程における研磨の均一性を向上できる。
【００２６】
ＴＳＶトレンチ部以外の第１の絶縁膜（ＴＥＯＳ−ＮＳＧ膜）２ａを除去した後、図５に示すように脱ガスのための熱処理を行う。例えば、９５０℃で６０分の熱処理を行う。このような熱処理を実施すると、ＴＥＯＳ−ＮＳＧ膜は膜収縮し、さらにスリット２ＳＴが拡大する。
【００２７】
次に、図６に示すように、第１の主面全面に第２の絶縁膜２ｂとしてＢＰＳＧ膜を成膜する。ＢＰＳＧ膜は、ＴＥＯＳを原料として、ＰＨ３、Ｂ２Ｈ６、Ｏ２を製膜空間に所望量導入してＣＶＤ法にて形成する。ここでは、１μｍの厚みに形成した。なお、第２の絶縁膜としては、次工程で説明するリフローが可能な絶縁材料であれば、ＢＰＳＧ膜に限定されない。なお、この段階では第１の絶縁膜２ａのスリット形状に追従して第２の絶縁膜２ｂにもスリット形状が若干残って形成される。
【００２８】
次に、図７に示すように、９００℃で３０分間熱処理して、第２の絶縁膜（ＢＰＳＧ膜）２ｂのリフローを行う。リフローを行うことで、第２の絶縁膜に残存していたスリット形状がさらに緩和される。
【００２９】
最後に、図８に示すように、化学機械研磨法（ＣＭＰ法）により、半導体基板１の第１の主面上の第２の絶縁膜２ｂ及び第１の絶縁膜２ａを除去することで、絶縁リング２が完成する。
【００３０】
続いて、図９に示すように、半導体基板１の第１の主面上に常法に従って半導体素子５を形成し、層間絶縁膜６中に配線構造７を形成する。さらに、ＤＲＡＭを含む半導体装置ではキャパシタも形成する。表面保護膜８として窒化シリコン膜８ａとポリイミド膜（パッシベーション膜）８ｂを形成した後、バンプ電極用の開口部を形成する。開口部の形成は、まず、ポリイミド膜８ｂをパターニングし、さらに、フォトレジストを用いたフォトリソグラフィ工程により窒化シリコン膜８ａをエッチングする。その後、第１の主面側全面に金属シード層９（Ｃｕ／Ｔｉ）をスパッタ法で形成する。
【００３１】
次に、図１０に示すように、バンプ電極形成用のレジストパターン１０を形成した後、Ｃｕ膜１１を電解メッキにより形成する。さらに、導電性保護膜としてＮｉ／Ａｕ膜１２を電解メッキ法により形成する。
【００３２】
バンプ電極形成用のレジストパターン１０を除去し、さらに、表面に露出する金属シード層９を除去することでバンプ電極１３が形成される。半導体基板の第１の主面側全面に接着剤層１４を塗布し、さらに光熱変換層（Light To Heat Converter; ＬＴＨＣ）１５を介して基板サポートシステム（Wafer Support System: ＷＳＳ）１６に貼り付ける。ＷＳＳ１６としては、透明なガラス板や硬質樹脂板を使用できる。この後に、半導体基板１の第１の主面に対向する第２の主面（裏面）側を所定の厚さ（４０〜１００μｍ程度）となるまで研削（バックグラインド）して薄肉化すると共に、先に形成しておいた絶縁リング２の裏面側の端部を露出させる。研削は、荒削り、精削り、ＣＭＰの順で行った。
【００３３】
次に、ＷＳＳ１６に保持したまま、裏面側に裏面保護膜１７を例えば、窒化シリコン膜で形成する。さらに、ＴＳＶのための開口を、絶縁リング２で囲まれた領域内にフォトリソグラフィ技術及びドライエッチング技術により形成する。この時、配線構造７の最下層のタングステンパッドがエッチングストッパとなる。開口形成後、第２の主面全面に金属シード層（Ｃｕ／Ｔｉ）１８をスパッタ法で形成する（図１１）。
【００３４】
次に、ＴＳＶ形成用のフォトレジスト膜１９を金属シード層１８上に形成し、形成した開口部内及び開口部周囲のフォトレジスト膜１９を除去する。開口部周囲のフォトレジスト膜１９は、ＴＳＶと一体に形成するバンプ部の形状に合わせて適宜調整される。電解メッキ法によりＣｕプラグ２０を形成し、続いて、半田膜（Ｓｎ−Ａｇ合金層）２１を電解メッキ法により形成する（図１２）。
【００３５】
次に、ＴＳＶ形成用のフォトレジスト膜２０を除去し、基板裏面に露出する金属シード層１８を除去する。これにより、半田膜２１を表面に有するＴＳＶ２２が形成される。次に、半田膜２１がＴＳＶ２２のバンプ部中央で盛り上がる（凸状）ようにアニールを行う（バンプリフロー）。バンプリフローでのアニール温度は、半田が溶融する温度以上であればよく、通常は、３００℃以下で実施される。さらに、ＬＴＨＣ層１５にレーザーを照射してＷＳＳ１６を剥離し、接着剤層１４を除去する。最後に、ダイシングを行い、個々の半導体チップ５０に切り分ける（図１３）。
【００３６】
個々の半導体チップは図１４に示すように積層し、加圧状態で半田膜２１をリフローする。ここでは、上記で説明した方法で製造し、同じ構造のＴＳＶ構造を備えた半導体チップを接合した状態を示す。
【００３７】
各半導体チップの第１の主面側のバンプ電極１３（Ｎｉ／Ａｕ膜１２）と、裏面側のＴＳＶ２２のバンプ部（半田膜２１）との位置合わせを行い、一定の圧力で押し付けながら、半田の融点以上で３００℃程度までの温度を加えて、半田膜２１をリフローさせる。以上により、ＴＳＶ構造同士が接合される。接合時に加える圧力（荷重）は、ＴＳＶ構造、特に配線構造７に対して影響しない範囲で実施する。例えば、１つのバンプ電極あたり１０〜１５０ｇ程度となるように設定すればよい。また、加熱の手段は、リフロー炉やオーブンの使用、ハロゲンランプの熱輻射、加熱体の接触等から選択すればよく、特に限定されない。
【００３８】
最後に、各半導体チップ間にアンダーフィル樹脂２４を充てんする。続いて、最下層の半導体チップ５０ａのＴＳＶ２３の外部端子をパッケージ基板２６に接続し、モールド樹脂２５、ソルダーボールからなるボールグリッドアレイ（ＢＧＡ）２７を形成することで、図１４に示す半導体モジュール１００が完成する。図１４は、半導体チップ５０ａ〜５０ｈの８個のチップを積層した場合を示しており、図１４（ｂ）は一部分の拡大図を示している。
【００３９】
なお、絶縁リング２として、第１の絶縁膜２ａを主として用いる場合を説明しているが、第１の絶縁膜２ａを形成する前に、ＴＳＶからの金属拡散を防止するバリア層として窒化シリコン膜などを形成しても良い。
【００４０】
（変形例１）
また、第１の実施形態例では、絶縁リング２として１重のリング構造の場合について説明しているが、これに限定されず、多重リング構造としても良い。例えば、図１５（図１５−１及び図１５−２）は、２重のリング構造とした半導体チップ６０の概略断面図（ａ）とＰ２部分の部分拡大図（ｂ）、Ｚ１−Ｚ１での横断面図（ｃ）を示している。絶縁リングは、内側の絶縁リング２Ａと外側の絶縁リング２Ｂとからなり、それぞれの第１の主面では第２の絶縁膜２ｂが絶縁リングの幅の中央部の溝状のスリット（空孔）内に形成される。
【００４１】
（変形例２）
以上の実施形態例では、絶縁リング用の溝の形状として、垂直形状の溝（ＴＳＶトレンチ）２Ｔを形成しているが、近年の半導体装置の微細化に伴い、ＴＳＶトレンチの開口サイズが縮小され、開口のアスペクト比がさらに増加する傾向にある。このため、垂直形状のＴＳＶトレンチに第１の絶縁膜２ａをＣＶＤ法等で充填する際、開口の上部で堆積した第１の絶縁膜２ａ同士が接触し、その下方に空洞（ボイド）が残存する現象が起きやすい。このようなボイドが発生すると、シーム２Ｓでの接合力が低下し、絶縁リングで囲まれた領域が孤立し易くなり、後の製造工程において、層間絶縁膜６等にクラック等が発生する原因となり易くなる。そこで、ＴＳＶトレンチの開口上端部をテーパー形状に加工することが有効である。
【００４２】
図１６には、ＴＳＶトレンチの開口上端部をテーパー形状にした絶縁リング２を有する半導体チップ７０の概略断面図（ａ）と、ＴＳＶトレンチの開口上端部（Ｐ３）の部分拡大図（ｂ）を示す。ここでは、ボッシュプロセスと称する方法でＴＳＶトレンチの開口上端部を略テーパー形状とする方法について説明する。
【００４３】
ボッシュプロセスでは、半導体基板１の表面を等方的にエッチングして開口を形成するエッチング工程と、開口の内壁にカーボン高分子系の保護膜を堆積させるデポジション工程を交互に繰り返すことによって、半導体基板を垂直にかつ深くエッチングする技術である。ボッシュプロセスでは、エッチング工程とデポジション工程を繰り返すことに起因して、開口の側面に、スキャロッピングと呼ばれる波状の断面形状が形成される。
【００４４】
図１７を用いて、このボッシュプロセスを用いた絶縁リングの形成方法を説明する。図１７において、（ａ）〜（ｈ）は、それぞれ、図１６（ｂ）のＴＳＶトレンチの開口上端部（Ｐ３）に相当する。
【００４５】
まず、シリコンを用いた半導体基板１上に、第１の実施形態例と同様にハードマスク３を形成する。ハードマスク３で覆われていない開口部（ＴＳＶトレンチ形成部）を介して、半導体基板１を等方的にエッチングする。ここでは、ＳＦ６ガスを用いて等方性の強いドライエッチングを行い、所定の深さの開口２Ｔ−１を形成する。例えば、ＩＣＰ方式の枚葉型高密度プラズマエッチング装置を用いて異方性を強めるバイアスパワーを弱く設定することで、サイドエッチングを進行させ、等方性の強い状態でエッチングを進行させることができる（（ａ）工程）。
【００４６】
次に、開口２Ｔ−１の内壁を覆う保護膜（デポジション膜２Ｄｐ）を形成する。デポジション膜２Ｄｐとしては、フルオロカーボン系のポリマー膜を形成する（（ｂ）工程）。この時、ハードマスク３上にもデポジション膜２Ｄｐが形成される。
【００４７】
次に、（ａ）工程におけるエッチングと同じガスを用いて、異方性を若干強めたドライエッチングを行い、開口２Ｔ−１の底面に堆積しているデポジション膜２Ｄｐを除去する（（ｃ）工程）。この時、ハードマスク３上のデポジション膜２Ｄｐも除去される。
【００４８】
さらに露出した半導体基板１をエッチングすることで、開口２Ｔ−１の下にサイドエッチング量の少ない開口２Ｔ−２が形成される（（ｄ）工程）。
【００４９】
同様に、デポジション膜の堆積と、開口２Ｔ−２底のデポジション膜の除去、露出した半導体基板をさらに異方性を強めたエッチングを行うことで、開口２Ｔ−３が形成される（（ｅ）工程）。
【００５０】
以降のサイクルでは、エッチング時間を短く設定し、デポジション膜堆積とエッチングとを順次繰り返すことで、ほぼ垂直なＴＳＶトレンチ２Ｔが形成される（（ｆ）工程）。なお、残存しているデポジション膜は最後に酸素ガスを用いたアッシング等により除去することができる。
【００５１】
その後は、上記した実施形態例１と同様に、ハードマスク３を除去した後、第１の絶縁膜２ａを堆積し（（ｇ）工程）、必要に応じてＴＳＶトレンチ部を除く半導体基板１上の第１の絶縁膜２ａの除去を行い、脱ガスのためのアニールを実施した後、第２の絶縁膜２ｂの堆積とリフローを実施する（（ｈ）工程）。その後、ＣＭＰにより平坦化することで、本変形例２に係る絶縁リング２が完成する（図１６（ｂ）参照）。
【００５２】
（実施形態例２）
上記実施形態例１では、半導体基板１の第１の主面に第２の絶縁膜２ｂとしてＢＰＳＧ膜などの不純物を含有する絶縁膜が露出している。このように不純物を含む絶縁膜が第１の主面に露出していると、その後の素子形成工程において、ボロン（Ｂ）やリン（Ｐ）等の不純物が外方拡散し、製膜装置内汚染や、ゲート酸化膜への拡散が生じ、電気特性変動や信頼性に影響を及ぼす場合がある。そこで、本実施形態例２ではこのような不純物の外方拡散を防止する手法について説明する。
【００５３】
図１８は、本実施形態例２に係る半導体チップ８０の概略断面図（ａ）と、絶縁リング２の第１の主面側端部（Ｐ４）の部分拡大図（ｂ）及び素子領域ＤＡにおける素子分離（ＳＴＩ）部近傍（Ｑ４）の部分拡大図（ｃ）を示す。半導体チップ８０は、図１に示す半導体チップ５０とほぼ同等であるが、図１８（ｂ）に示すように、絶縁リング２の第１の主面側端部の構造が図１（ｄ）に示す構造と異なる。つまり、第２の絶縁膜２ｂが第１の主面側に露出しておらず、ＳＴＩ３０用の絶縁膜３１及び３２により蓋をされた状態である。なお、絶縁膜３１は窒化シリコンを主体とするもので、第３の絶縁膜と呼ぶ。窒化シリコンはバリア性が高く、不純物の外方拡散を効果的に抑制することができる。絶縁膜３２は酸化シリコンを主体とするもので、第４の絶縁膜と呼ぶ。また、図１８（ｃ）には半導体素子５の拡散層３３と拡散層３３に接続されるコンタクト３４を合わせて示している。
この半導体チップ８０の製造工程について、図１９〜２２を参照して説明する。
【００５４】
まず、実施形態例１と同様に図２〜図８に示す工程を実施した後、さらに第２の絶縁膜２ｂのエッチングを行う。例えば、第１の絶縁膜２ａ（ＴＥＯＳ−ＮＳＧ膜）に対して選択性が高い条件で第２の絶縁膜２ｂ（ＢＰＳＧ膜）をウェットエッチングする。また、ドライエッチング（エッチバック）でも良い。なお、この時、第１の絶縁膜２ａもわずかにエッチバックされる（図１９）
【００５５】
次に、常法により素子領域ＤＡにＳＴＩ用トレンチ３０Ｔを形成する。例えば、全面にハードマスク（例えば窒化シリコン膜、不図示）形成し、フォトリソグラフィー技術によりパターニングした後、ドライエッチングにより半導体基板１にＳＴＩ用トレンチ３０Ｔを形成する。ハードマスクを除去した後のＳＴＩ用トレンチ３０ＴとＴＳＶトレンチ部の状態を図２０に示す。
【００５６】
次に、図２１に示すようにＳＴＩ用トレンチ３０Ｔに絶縁膜を埋設する。絶縁膜として窒化シリコン膜３１を低圧ＣＶＤ（ＬＰ−ＣＶＤ）法により形成した後、酸化シリコン膜３２を高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）法により形成する。この時、図２１（ｂ）に示すようにＴＳＶトレンチ内にも窒化シリコン膜３１と酸化シリコン膜３２が形成される。
【００５７】
続いて、ＣＭＰ法により平坦化することで、図２２に示す構造が得られる。ＴＳＶトレンチでは、第２の絶縁膜２ｂ（ＢＰＳＧ膜）が第３の絶縁膜３１（窒化シリコン膜）で覆われていることで、熱処理（例えば、第４の絶縁膜（酸化シリコン膜）３２の脱ガス及び緻密化のための熱処理）を実施しても、第２の絶縁膜２ｂから不純物が外方拡散することを防止できる。
【００５８】
その後は、実施形態例１の図９〜図１３に示す工程を実施することで、図１８に示す半導体チップ８０が得られる。
【００５９】
本実施形態例２においても、実施形態例１に示す変形例１及び変形例２のいずれか一方若しくは両方を組合せて実施することができる。
【符号の説明】
【００６０】
１ 半導体基板
２ 絶縁リング
２ａ 第１の絶縁膜（ＴＥＯＳ−ＮＳＧ膜）
２ｂ 第２の絶縁膜（ＢＰＳＧ膜）
２Ｓ シーム
２ＳＴ スリット
３ ハードマスク層
４ 保護膜
５ 半導体素子
６ 層間絶縁膜
７ 配線構造
８ 表面保護膜
８ａ 窒化シリコン膜
８ｂ パッシベーション膜（ポリイミド膜）
９ 金属シード層
１０ レジストパターン
１１ Ｃｕ膜
１２ Ｎｉ／Ａｕ膜
１３ バンプ電極
１４ 接着剤層
１５ 光熱変換層
１６ 基板サポートシステム
１７ 裏面保護膜
１８ 金属シード層
１９ フォトレジスト膜
２０ Ｃｕプラグ
２１ 半田膜
２２ ＴＳＶ
２３ 貫通電極
２４ アンダーフィル樹脂
２５ モールド樹脂
２６ パッケージ基板
２７ ＢＧＡ
３０ ＳＴＩ
３１ 第３の絶縁膜（窒化シリコン膜）
３２ 第４の絶縁膜（酸化シリコン膜）
３３ 拡散層
３４ コンタクトプラグ
５０，６０，７０，８０ 半導体チップ
１００ 半導体モジュール
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、詳しくは、半導体基板を貫通する貫通電極を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高機能化、多様化に伴い、複数の半導体チップを縦方向に積層して集積化した半導体装置が提案されている。このような半導体装置では、各半導体チップの半導体基板を貫通する貫通電極（Through Silicon Via：ＴＳＶと称す）によって各半導体チップ間の電気的導通を図るように構成されている。
【０００３】
一方、ＴＳＶは半導体基板を貫通して形成されるために、半導体基板とＴＳＶ間の絶縁を図る必要がある。そこで、ＴＳＶの周りに環状の絶縁分離部（絶縁リングという）を設け、素子形成領域の半導体層と分離することが提案されている（特許文献１）。
【０００４】
特許文献１では、全てのプロセスの最初の工程で、シリコン基板の素子形成面側から深さ方向に環状の溝（トレンチ）を掘り、このトレンチを絶縁膜で埋め込むことで絶縁リングを形成する。その後、基板表面への素子形成、配線層形成および表面電極形成工程などを経た後、シリコン基板を裏面側から研削して薄板化する。このとき絶縁リングの底部が基板裏面から露出するまで裏面研削することで、絶縁リングがシリコン基板を表面から裏面まで貫通した構造となる。そして、絶縁リングの内側に、シリコン基板を貫通するように、裏面側からＴＳＶを形成する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１２３８５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明者らが上記のような絶縁リングを備えたＴＳＶを有する半導体装置について検討したところ、以下のことが分かった。本発明者らが検討した絶縁リングは、例えば、深さ４０〜５０μｍ、幅２〜３μｍ（アスペクト比１３〜２５）の絶縁膜が環状に配置されたものである。このような絶縁リングを形成するために、シリコン基板に上記形状の溝（以下、ＴＳＶトレンチと記載）を形成し、そこに酸化シリコン膜などの絶縁膜を埋め込む。最後に、化学機械研磨法（Chemical Mechanical Polishing:ＣＭＰ）によって基板表面に堆積した絶縁膜を除去して、絶縁リングが完成する。この工程では、上記のように、厚さ数μｍという厚い酸化シリコン膜を、深さ数十μｍという深いＴＳＶトレンチ内に形成しなければならず、膜厚のばらつきが大きく、また、埋設性が低くなり得る。特にカバレッジ性の悪い方法で酸化シリコン膜を堆積すると、ＴＳＶトレンチの開口部が先に閉塞して大きな空隙（ボイド）が形成されてしまう。一方、カバレッジ性良く酸化シリコン膜を形成した場合であっても、ＴＳＶトレンチの両側壁から見た中間位置には、両側壁から成長した酸化シリコン膜の接合面（シーム）が形成される。シーム２Ｓでは微視的には小さな空隙（ボイド）が含まれ得る。このようなシーム２Ｓの上部では、特許文献１の図９に示されているようにＴＳＶトレンチ開口付近で広がってスリット状の空孔（凹部）を形成する。そして、ＣＭＰにて基板表面の酸化シリコン膜などの絶縁膜を研磨した後にも、絶縁リング表面部に環状のスリットとして残る。
【０００７】
本発明者らの検討によれば、上記のように絶縁リング表面部に残ったスリット内には、ＣＭＰ工程で用いた組成物や、研磨された除去物、その他の残渣が残り易く、このような残渣は後の工程での発塵の一原因となり得るため、改善の余地がある。
【課題を解決するための手段】
【０００８】
本発明では、ＴＳＶトレンチ内に最初に形成した第１の絶縁膜に生じるスリットを、第２の絶縁膜で埋め込んだ構造のＴＳＶトレンチとする。
【０００９】
すなわち、本発明の一実施形態によれば、
基板の第１の主面に、俯瞰形状が環状となる第１の溝部を形成する工程と、
前記第１の主面全面に第１の絶縁膜を形成し、前記第１の絶縁膜の表面から前記第１の溝部の内部まで達する深さの空孔を残しつつ、前記第１の絶縁膜を前記第１の溝部に埋め込む工程と、
前記空孔内を埋め込むように前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記第１の溝部内に前記第１の絶縁膜および前記第２の絶縁膜を残しつつ、前記基板表面高さまで化学機械研磨法により平坦化する工程と、
を有することを特徴とする半導体装置の製造方法、が提供される。
【００１０】
また、本発明の別の実施形態によれば、
半導体基板の第１の主面に形成された素子形成領域と、
前記半導体基板の第１の主面から対向する第２の主面に貫通し、俯瞰形状が環状である絶縁分離部と、
前記環状の絶縁分離部に囲まれた前記半導体基板の第１の主面から対向する第２の主面に貫通し、前記第１の主面及び第２の主面の外部に露出する端子を有する貫通電極と、
を備えた半導体装置であって、
前記環状の絶縁分離部は、前記第１の主面から第２の主面にかけて埋め込まれた第１の絶縁膜と、前記第１の絶縁膜の前記第１の主面側から所定の深さに形成された環状の空孔内に埋設された第２の絶縁膜と、
を有する半導体装置、が提供される。
【発明の効果】
【００１１】
ＣＭＰの前にスリットを埋め込んでおくことで、ＣＭＰ工程で用いた成分や、研磨された除去物、その他の残渣がスリット内に残り難くすることができる。これにより、後の工程での発塵を低減できる。結果として、絶縁リングを備えたＴＳＶを有する半導体装置の製造歩留まりを向上できる。
【図面の簡単な説明】
【００１２】
【図１−１】本発明の一実施形態に係る半導体チップ５０の概略断面図（ａ）、第１の主面側平面図（ｂ）、第２の主面側平面図（ｃ）を示す。
【図１−２】本発明の一実施形態に係る半導体チップ５０の部分拡大断面図（ｄ）、Ｚ１−Ｚ１での横断面図（ｅ）、Ｚ２−Ｚ２での横断面図（ｆ）を示す。
【図２】本発明の一実施形態に係る半導体チップ５０の製造工程を説明する工程断面図（ａ）と部分拡大図（ｂ）を示す。
【図３】本発明の一実施形態に係る半導体チップ５０の製造工程を説明する工程断面図（ａ）と部分拡大図（ｂ）を示す。
【図４】本発明の一実施形態に係る半導体チップ５０の製造工程を説明する工程断面図（ａ）と部分拡大図（ｂ）を示す。
【図５】本発明の一実施形態に係る半導体チップ５０の製造工程を説明する工程断面図（ａ）と部分拡大図（ｂ）を示す。
【図６】本発明の一実施形態に係る半導体チップ５０の製造工程を説明する工程断面図（ａ）と部分拡大図（ｂ）を示す。
【図７】本発明の一実施形態に係る半導体チップ５０の製造工程を説明する工程断面図（ａ）と部分拡大図（ｂ）を示す。
【図８】本発明の一実施形態に係る半導体チップ５０の製造工程を説明する工程断面図（ａ）と部分拡大図（ｂ）を示す。
【図９】本発明の一実施形態に係る半導体チップ５０の製造工程を説明する工程断面図を示す。
【図１０】本発明の一実施形態に係る半導体チップ５０の製造工程を説明する工程断面図を示す。
【図１１】本発明の一実施形態に係る半導体チップ５０の製造工程を説明する工程断面図を示す。
【図１２】本発明の一実施形態に係る半導体チップ５０の製造工程を説明する工程断面図を示す。
【図１３】本発明の一実施形態に係る半導体チップ５０の製造工程を説明する工程断面図を示す。
【図１４】本発明の一実施形態に係る半導体チップ５０を用いた半導体モジュール１００の概略断面図（ａ）及びその部分拡大図（ｂ）を示す。
【図１５−１】本発明の一実施形態の変形例１に係る半導体チップ６０の概略断面図（ａ）及びその部分拡大図（ｂ）を示す。
【図１５−２】本発明の一実施形態の変形例１に係る半導体チップ６０のＺ１−Ｚ１での横断面図（ｃ）を示す。
【図１６】本発明の一実施形態の変形例２に係る半導体チップ７０の概略断面図（ａ）及びその部分拡大図（ｂ）を示す。
【図１７】本発明の一実施形態の変形例２に係る半導体チップ７０の製造工程を説明する工程断面図（ａ）〜（ｈ）を示す。
【図１８】本発明の別の実施形態に係る半導体チップ８０の概略断面図（ａ）及びその部分拡大図（ｂ）、（ｃ）を示す。
【図１９】本発明の別の実施形態に係る半導体チップ８０の製造工程を説明する工程断面図（ａ）と部分拡大図（ｂ）を示す。
【図２０】本発明の別の実施形態に係る半導体チップ８０の製造工程を説明する工程断面図（ａ）と部分拡大図（ｂ）、（ｃ）を示す。
【図２１】本発明の別の実施形態に係る半導体チップ８０の製造工程を説明する工程断面図（ａ）と部分拡大図（ｂ）、（ｃ）を示す。
【図２２】本発明の別の実施形態に係る半導体チップ８０の製造工程を説明する工程断面図（ａ）と部分拡大図（ｂ）、（ｃ）を示す。
【発明を実施するための形態】
【００１３】
以下、図面を参照して本発明の実施の形態について説明するが、本発明はこれらの実施の形態にのみ限定されるものではない。
【００１４】
（実施形態例１）
図１は、本発明が適用されるＴＳＶ構造を備えた半導体装置（半導体チップ５０）の一例を示すもので、（ａ）はＴＳＶ構造部分を示す概略断面図、（ｂ）、（ｃ）は半導体チップ５０の第１の主面側と第２の主面側の概略平面図をそれぞれ示す。図１（ａ）は（ｂ）、（ｃ）のＡ１−Ａ１での断面図に相当する。図１（ｄ）は図１（ａ）のＰ１部分の拡大図、図１（ｅ）、（ｆ）はそれぞれ、図１（ａ）のＺ１−Ｚ１、Ｚ２−Ｚ２での水平断面図に相当する。
【００１５】
半導体基板１には、ＴＳＶを素子領域（ＤＡ）から絶縁する俯瞰形状が環状の絶縁分離部（絶縁リングと称す）２が設けられており、絶縁リング２で囲まれたＴＳＶ形成領域にシード層１８とＣｕプラグ２０からなるＴＳＶ２２が形成される。この例では、ＴＳＶ２２は外部端子（バンプ部）と一体に形成される例を示しているが、別体に形成されていても良い。ＴＳＶ２２のバンプ部表面には半田膜（Ｓｎ−Ａｇ合金層）２１が形成される。
【００１６】
一方、半導体素子５の形成される第１の主面側には、層間絶縁膜６中に導体配線及びプラグからなる配線構造７が形成される。層間絶縁膜６は酸化シリコン等で形成する。配線構造７の最下層は、ＴＳＶ２２と接続するパッド電極であり、例えば、タングステンなどの金属で形成される。上層の配線層はアルミニウムなどの導電体で形成することができる。配線構造７の最上部は表面保護膜(窒化シリコン膜８ａ及びパッシベーション膜８ｂ)８で覆われている。表面保護膜８には配線構造６の最上部を露出する開口が形成されており、開口内にバンプ電極１２が形成されている。バンプ電極１２は、シード層８，主体となるＣｕ層１０、Ｎｉ層１１で構成されている。ここで、裏面のＴＳＶ２２から第１の主面側のバンプ電極１２までをＴＳＶ構造２３とする。
【００１７】
図１に示す例では、半導体チップ５０の中央部に２列にＴＳＶ構造２３を複数配列した構造を示しているが、これに限定されるものではない。
【００１８】
絶縁リング２は半導体基板１の第１の主面側から形成した溝（第１の溝２Ｔ）内に第１の絶縁膜２ａが埋め込まれて形成されているが、図１（ｄ）、（ｅ）に示すように、絶縁リング２の第１の主面側では、第１の絶縁膜２ａの環状の空孔（スリット２ＳＴ）を埋め込んで第２の絶縁膜２ｂが形成されている。一方、第１の主面から所定の深さでは、図１（ｆ）に示すように、第２の絶縁膜２ｂは存在せず、第１の絶縁膜２ａ同士の接合部（シーム）２Ｓが形成されている。なお、６ａは最下層（半導体基板１の第１の主面上）の層間絶縁膜６を意味する。この例では、図１（ｅ）、（ｆ）に示すように、第１の主面の上方側から見た形状（俯瞰形状）が円環状の絶縁分離部（絶縁リング）について説明しているが、俯瞰形状が矩形環状などの他の環状構造であっても良い。
【００１９】
次に、この半導体チップ５０の製造方法及びこの半導体チップ５０を複数積層した半導体モジュール１００の製造方法について説明する。図２〜８は、半導体チップの製造工程を示す工程断面図であり、それぞれの分図（ａ）及び（ｂ）は、図１（ａ）及び（ｄ）に相当する。図９〜図１３は、絶縁リング２形成後の製造工程を説明する工程断面図であり、それぞれ図１（ａ）に相当する。図１４は複数の半導体チップ（５０ａ〜５０ｈ）を積層接続し、パッケージ化した半導体モジュール１００の概略断面図（ａ）及びその部分拡大図（ｂ）を示す。
【００２０】
まず、図２に示すように、半導体基板１の第１の主面側から絶縁リング２を形成するための第１の溝２Ｔを形成する。第１の溝２Ｔの形状としては、例えば、幅２μｍ、深さ５０μｍとすることができる。第１の溝２Ｔの形成に先立って、半導体基板１の表面を熱酸化してハードマスクとなる酸化シリコン膜３を形成する。酸化シリコン膜３のパターニングは、不図示のフォトレジストを用いて第１の溝２Ｔのパターンをフォトリソグラフィーにより形成し、ドライエッチングにより、酸化シリコン膜３をパターン化した後、引き続いてドライエッチングにより半導体基板１をエッチングして所望の深さの第１の溝２Ｔを形成する。
【００２１】
次に、図３に示すように、ＴＥＯＳを原料ガスとして用い、低圧ＣＶＤ法によって形成したＮＳＧ（Non-doped Silicate Grass）膜を第１の絶縁膜２ａとしてリング状溝内を埋設する膜厚で形成する。本実施形態例ではＴＥＯＳ−ＮＳＧ膜を１．７６μｍ厚に形成した。このような堆積法によって形成する第１の絶縁膜２ａの成膜膜厚（マスク酸化シリコン膜３上の膜厚）は、第１の溝２Ｔを完全に埋設するという観点から第１の溝２Ｔの溝幅の１／２以上の膜厚である。ここで、ＴＥＯＳ−ＮＳＧ膜を第１の絶縁膜２ａとして用いたのは、高アスペクト比の溝を埋設する際に、極力ボイドが発生しないようにするために、カバレジ性が良好でコンフォーマルに形成できるからである。同様の効果を奏する場合、他の材料を用いても良い。
【００２２】
但し、このようにコンフォーマルに形成される絶縁膜は、背景技術で説明したようにアスペクト比の高い溝を埋め込んだ際、その上部では溝幅の中央部に空孔（スリット）２ＳＴが数μｍの深さに残る。そのままＣＭＰで平坦化した場合、背景技術で説明したように発塵の一原因となり得る。そこで、本発明では、このスリット２ＳＴを第２の絶縁膜で予め埋め込むことでＣＭＰ時の発塵を抑制する。
【００２３】
次に、図４に示すように、後の研磨で基板面のＴＥＯＳ−ＮＳＧ膜を除去する際のＣＭＰ負荷を減らすため、ＴＥＯＳ−ＮＳＧ膜の膜厚をウェットエッチングにより低減しておく。ただし、ＴＳＶトレンチ部にはシーム２Ｓがあり、このままウェットエッチングするとスリット２ＳＴが深化してしまう。そのため、ＴＳＶトレンチ部はフォトレジストなどによる保護膜４で保護する。なお、ＣＭＰ負荷が問題とならない場合には、図４に示す工程は省略しても良い。
【００２４】
従来においても、このようなＣＭＰ負荷軽減工程が実施されることがあるが、その場合、基板上のＴＥＯＳ−ＮＳＧ膜を全て除去せずに残す。これは、以後のＣＭＰ工程で基板面が研磨に曝されるのを防ぐためである。しかしながら、ウェットエッチングで残したＴＥＯＳ−ＮＳＧの膜厚は不均一であり、後のＣＭＰの研磨が不均一になるという懸念がある。
【００２５】
これに対し、本実施形態例の工程では、ＴＥＯＳ−ＮＳＧ膜の段差低減ウェットエッチング後、図６の工程のように第２の絶縁膜を堆積する。従って、段差低減ウェットエッチング時に基板上にＴＥＯＳ−ＮＳＧ膜を残しておく必要が無い。ＣＶＤで基板上に堆積した膜は、ウェットエッチングで基板上に残した膜に比べて均一であり、後のＣＭＰ工程における研磨の均一性を向上できる。
【００２６】
ＴＳＶトレンチ部以外の第１の絶縁膜（ＴＥＯＳ−ＮＳＧ膜）２ａを除去した後、図５に示すように脱ガスのための熱処理を行う。例えば、９５０℃で６０分の熱処理を行う。このような熱処理を実施すると、ＴＥＯＳ−ＮＳＧ膜は膜収縮し、さらにスリット２ＳＴが拡大する。
【００２７】
次に、図６に示すように、第１の主面全面に第２の絶縁膜２ｂとしてＢＰＳＧ膜を成膜する。ＢＰＳＧ膜は、ＴＥＯＳを原料として、ＰＨ３、Ｂ２Ｈ６、Ｏ２を製膜空間に所望量導入してＣＶＤ法にて形成する。ここでは、１μｍの厚みに形成した。なお、第２の絶縁膜としては、次工程で説明するリフローが可能な絶縁材料であれば、ＢＰＳＧ膜に限定されない。なお、この段階では第１の絶縁膜２ａのスリット形状に追従して第２の絶縁膜２ｂにもスリット形状が若干残って形成される。
【００２８】
次に、図７に示すように、９００℃で３０分間熱処理して、第２の絶縁膜（ＢＰＳＧ膜）２ｂのリフローを行う。リフローを行うことで、第２の絶縁膜に残存していたスリット形状がさらに緩和される。
【００２９】
最後に、図８に示すように、化学機械研磨法（ＣＭＰ法）により、半導体基板１の第１の主面上の第２の絶縁膜２ｂ及び第１の絶縁膜２ａを除去することで、絶縁リング２が完成する。
【００３０】
続いて、図９に示すように、半導体基板１の第１の主面上に常法に従って半導体素子５を形成し、層間絶縁膜６中に配線構造７を形成する。さらに、ＤＲＡＭを含む半導体装置ではキャパシタも形成する。表面保護膜８として窒化シリコン膜８ａとポリイミド膜（パッシベーション膜）８ｂを形成した後、バンプ電極用の開口部を形成する。開口部の形成は、まず、ポリイミド膜８ｂをパターニングし、さらに、フォトレジストを用いたフォトリソグラフィ工程により窒化シリコン膜８ａをエッチングする。その後、第１の主面側全面に金属シード層９（Ｃｕ／Ｔｉ）をスパッタ法で形成する。
【００３１】
次に、図１０に示すように、バンプ電極形成用のレジストパターン１０を形成した後、Ｃｕ膜１１を電解メッキにより形成する。さらに、導電性保護膜としてＮｉ／Ａｕ膜１２を電解メッキ法により形成する。
【００３２】
バンプ電極形成用のレジストパターン１０を除去し、さらに、表面に露出する金属シード層９を除去することでバンプ電極１３が形成される。半導体基板の第１の主面側全面に接着剤層１４を塗布し、さらに光熱変換層（Light To Heat Converter; ＬＴＨＣ）１５を介して基板サポートシステム（Wafer Support System: ＷＳＳ）１６に貼り付ける。ＷＳＳ１６としては、透明なガラス板や硬質樹脂板を使用できる。この後に、半導体基板１の第１の主面に対向する第２の主面（裏面）側を所定の厚さ（４０〜１００μｍ程度）となるまで研削（バックグラインド）して薄肉化すると共に、先に形成しておいた絶縁リング２の裏面側の端部を露出させる。研削は、荒削り、精削り、ＣＭＰの順で行った。
【００３３】
次に、ＷＳＳ１６に保持したまま、裏面側に裏面保護膜１７を例えば、窒化シリコン膜で形成する。さらに、ＴＳＶのための開口を、絶縁リング２で囲まれた領域内にフォトリソグラフィ技術及びドライエッチング技術により形成する。この時、配線構造７の最下層のタングステンパッドがエッチングストッパとなる。開口形成後、第２の主面全面に金属シード層（Ｃｕ／Ｔｉ）１８をスパッタ法で形成する（図１１）。
【００３４】
次に、ＴＳＶ形成用のフォトレジスト膜１９を金属シード層１８上に形成し、形成した開口部内及び開口部周囲のフォトレジスト膜１９を除去する。開口部周囲のフォトレジスト膜１９は、ＴＳＶと一体に形成するバンプ部の形状に合わせて適宜調整される。電解メッキ法によりＣｕプラグ２０を形成し、続いて、半田膜（Ｓｎ−Ａｇ合金層）２１を電解メッキ法により形成する（図１２）。
【００３５】
次に、ＴＳＶ形成用のフォトレジスト膜２０を除去し、基板裏面に露出する金属シード層１８を除去する。これにより、半田膜２１を表面に有するＴＳＶ２２が形成される。次に、半田膜２１がＴＳＶ２２のバンプ部中央で盛り上がる（凸状）ようにアニールを行う（バンプリフロー）。バンプリフローでのアニール温度は、半田が溶融する温度以上であればよく、通常は、３００℃以下で実施される。さらに、ＬＴＨＣ層１５にレーザーを照射してＷＳＳ１６を剥離し、接着剤層１４を除去する。最後に、ダイシングを行い、個々の半導体チップ５０に切り分ける（図１３）。
【００３６】
個々の半導体チップは図１４に示すように積層し、加圧状態で半田膜２１をリフローする。ここでは、上記で説明した方法で製造し、同じ構造のＴＳＶ構造を備えた半導体チップを接合した状態を示す。
【００３７】
各半導体チップの第１の主面側のバンプ電極１３（Ｎｉ／Ａｕ膜１２）と、裏面側のＴＳＶ２２のバンプ部（半田膜２１）との位置合わせを行い、一定の圧力で押し付けながら、半田の融点以上で３００℃程度までの温度を加えて、半田膜２１をリフローさせる。以上により、ＴＳＶ構造同士が接合される。接合時に加える圧力（荷重）は、ＴＳＶ構造、特に配線構造７に対して影響しない範囲で実施する。例えば、１つのバンプ電極あたり１０〜１５０ｇ程度となるように設定すればよい。また、加熱の手段は、リフロー炉やオーブンの使用、ハロゲンランプの熱輻射、加熱体の接触等から選択すればよく、特に限定されない。
【００３８】
最後に、各半導体チップ間にアンダーフィル樹脂２４を充てんする。続いて、最下層の半導体チップ５０ａのＴＳＶ２３の外部端子をパッケージ基板２６に接続し、モールド樹脂２５、ソルダーボールからなるボールグリッドアレイ（ＢＧＡ）２７を形成することで、図１４に示す半導体モジュール１００が完成する。図１４は、半導体チップ５０ａ〜５０ｈの８個のチップを積層した場合を示しており、図１４（ｂ）は一部分の拡大図を示している。
【００３９】
なお、絶縁リング２として、第１の絶縁膜２ａを主として用いる場合を説明しているが、第１の絶縁膜２ａを形成する前に、ＴＳＶからの金属拡散を防止するバリア層として窒化シリコン膜などを形成しても良い。
【００４０】
（変形例１）
また、第１の実施形態例では、絶縁リング２として１重のリング構造の場合について説明しているが、これに限定されず、多重リング構造としても良い。例えば、図１５（図１５−１及び図１５−２）は、２重のリング構造とした半導体チップ６０の概略断面図（ａ）とＰ２部分の部分拡大図（ｂ）、Ｚ１−Ｚ１での横断面図（ｃ）を示している。絶縁リングは、内側の絶縁リング２Ａと外側の絶縁リング２Ｂとからなり、それぞれの第１の主面では第２の絶縁膜２ｂが絶縁リングの幅の中央部の溝状のスリット（空孔）内に形成される。
【００４１】
（変形例２）
以上の実施形態例では、絶縁リング用の溝の形状として、垂直形状の溝（ＴＳＶトレンチ）２Ｔを形成しているが、近年の半導体装置の微細化に伴い、ＴＳＶトレンチの開口サイズが縮小され、開口のアスペクト比がさらに増加する傾向にある。このため、垂直形状のＴＳＶトレンチに第１の絶縁膜２ａをＣＶＤ法等で充填する際、開口の上部で堆積した第１の絶縁膜２ａ同士が接触し、その下方に空洞（ボイド）が残存する現象が起きやすい。このようなボイドが発生すると、シーム２Ｓでの接合力が低下し、絶縁リングで囲まれた領域が孤立し易くなり、後の製造工程において、層間絶縁膜６等にクラック等が発生する原因となり易くなる。そこで、ＴＳＶトレンチの開口上端部をテーパー形状に加工することが有効である。
【００４２】
図１６には、ＴＳＶトレンチの開口上端部をテーパー形状にした絶縁リング２を有する半導体チップ７０の概略断面図（ａ）と、ＴＳＶトレンチの開口上端部（Ｐ３）の部分拡大図（ｂ）を示す。ここでは、ボッシュプロセスと称する方法でＴＳＶトレンチの開口上端部を略テーパー形状とする方法について説明する。
【００４３】
ボッシュプロセスでは、半導体基板１の表面を等方的にエッチングして開口を形成するエッチング工程と、開口の内壁にカーボン高分子系の保護膜を堆積させるデポジション工程を交互に繰り返すことによって、半導体基板を垂直にかつ深くエッチングする技術である。ボッシュプロセスでは、エッチング工程とデポジション工程を繰り返すことに起因して、開口の側面に、スキャロッピングと呼ばれる波状の断面形状が形成される。
【００４４】
図１７を用いて、このボッシュプロセスを用いた絶縁リングの形成方法を説明する。図１７において、（ａ）〜（ｈ）は、それぞれ、図１６（ｂ）のＴＳＶトレンチの開口上端部（Ｐ３）に相当する。
【００４５】
まず、シリコンを用いた半導体基板１上に、第１の実施形態例と同様にハードマスク３を形成する。ハードマスク３で覆われていない開口部（ＴＳＶトレンチ形成部）を介して、半導体基板１を等方的にエッチングする。ここでは、ＳＦ６ガスを用いて等方性の強いドライエッチングを行い、所定の深さの開口２Ｔ−１を形成する。例えば、ＩＣＰ方式の枚葉型高密度プラズマエッチング装置を用いて異方性を強めるバイアスパワーを弱く設定することで、サイドエッチングを進行させ、等方性の強い状態でエッチングを進行させることができる（（ａ）工程）。
【００４６】
次に、開口２Ｔ−１の内壁を覆う保護膜（デポジション膜２Ｄｐ）を形成する。デポジション膜２Ｄｐとしては、フルオロカーボン系のポリマー膜を形成する（（ｂ）工程）。この時、ハードマスク３上にもデポジション膜２Ｄｐが形成される。
【００４７】
次に、（ａ）工程におけるエッチングと同じガスを用いて、異方性を若干強めたドライエッチングを行い、開口２Ｔ−１の底面に堆積しているデポジション膜２Ｄｐを除去する（（ｃ）工程）。この時、ハードマスク３上のデポジション膜２Ｄｐも除去される。
【００４８】
さらに露出した半導体基板１をエッチングすることで、開口２Ｔ−１の下にサイドエッチング量の少ない開口２Ｔ−２が形成される（（ｄ）工程）。
【００４９】
同様に、デポジション膜の堆積と、開口２Ｔ−２底のデポジション膜の除去、露出した半導体基板をさらに異方性を強めたエッチングを行うことで、開口２Ｔ−３が形成される（（ｅ）工程）。
【００５０】
以降のサイクルでは、エッチング時間を短く設定し、デポジション膜堆積とエッチングとを順次繰り返すことで、ほぼ垂直なＴＳＶトレンチ２Ｔが形成される（（ｆ）工程）。なお、残存しているデポジション膜は最後に酸素ガスを用いたアッシング等により除去することができる。
【００５１】
その後は、上記した実施形態例１と同様に、ハードマスク３を除去した後、第１の絶縁膜２ａを堆積し（（ｇ）工程）、必要に応じてＴＳＶトレンチ部を除く半導体基板１上の第１の絶縁膜２ａの除去を行い、脱ガスのためのアニールを実施した後、第２の絶縁膜２ｂの堆積とリフローを実施する（（ｈ）工程）。その後、ＣＭＰにより平坦化することで、本変形例２に係る絶縁リング２が完成する（図１６（ｂ）参照）。
【００５２】
（実施形態例２）
上記実施形態例１では、半導体基板１の第１の主面に第２の絶縁膜２ｂとしてＢＰＳＧ膜などの不純物を含有する絶縁膜が露出している。このように不純物を含む絶縁膜が第１の主面に露出していると、その後の素子形成工程において、ボロン（Ｂ）やリン（Ｐ）等の不純物が外方拡散し、製膜装置内汚染や、ゲート酸化膜への拡散が生じ、電気特性変動や信頼性に影響を及ぼす場合がある。そこで、本実施形態例２ではこのような不純物の外方拡散を防止する手法について説明する。
【００５３】
図１８は、本実施形態例２に係る半導体チップ８０の概略断面図（ａ）と、絶縁リング２の第１の主面側端部（Ｐ４）の部分拡大図（ｂ）及び素子領域ＤＡにおける素子分離（ＳＴＩ）部近傍（Ｑ４）の部分拡大図（ｃ）を示す。半導体チップ８０は、図１に示す半導体チップ５０とほぼ同等であるが、図１８（ｂ）に示すように、絶縁リング２の第１の主面側端部の構造が図１（ｄ）に示す構造と異なる。つまり、第２の絶縁膜２ｂが第１の主面側に露出しておらず、ＳＴＩ３０用の絶縁膜３１及び３２により蓋をされた状態である。なお、絶縁膜３１は窒化シリコンを主体とするもので、第３の絶縁膜と呼ぶ。窒化シリコンはバリア性が高く、不純物の外方拡散を効果的に抑制することができる。絶縁膜３２は酸化シリコンを主体とするもので、第４の絶縁膜と呼ぶ。また、図１８（ｃ）には半導体素子５の拡散層３３と拡散層３３に接続されるコンタクト３４を合わせて示している。
この半導体チップ８０の製造工程について、図１９〜２２を参照して説明する。
【００５４】
まず、実施形態例１と同様に図２〜図８に示す工程を実施した後、さらに第２の絶縁膜２ｂのエッチングを行う。例えば、第１の絶縁膜２ａ（ＴＥＯＳ−ＮＳＧ膜）に対して選択性が高い条件で第２の絶縁膜２ｂ（ＢＰＳＧ膜）をウェットエッチングする。また、ドライエッチング（エッチバック）でも良い。なお、この時、第１の絶縁膜２ａもわずかにエッチバックされる（図１９）
【００５５】
次に、常法により素子領域ＤＡにＳＴＩ用トレンチ３０Ｔを形成する。例えば、全面にハードマスク（例えば窒化シリコン膜、不図示）形成し、フォトリソグラフィー技術によりパターニングした後、ドライエッチングにより半導体基板１にＳＴＩ用トレンチ３０Ｔを形成する。ハードマスクを除去した後のＳＴＩ用トレンチ３０ＴとＴＳＶトレンチ部の状態を図２０に示す。
【００５６】
次に、図２１に示すようにＳＴＩ用トレンチ３０Ｔに絶縁膜を埋設する。絶縁膜として窒化シリコン膜３１を低圧ＣＶＤ（ＬＰ−ＣＶＤ）法により形成した後、酸化シリコン膜３２を高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）法により形成する。この時、図２１（ｂ）に示すようにＴＳＶトレンチ内にも窒化シリコン膜３１と酸化シリコン膜３２が形成される。
【００５７】
続いて、ＣＭＰ法により平坦化することで、図２２に示す構造が得られる。ＴＳＶトレンチでは、第２の絶縁膜２ｂ（ＢＰＳＧ膜）が第３の絶縁膜３１（窒化シリコン膜）で覆われていることで、熱処理（例えば、第４の絶縁膜（酸化シリコン膜）３２の脱ガス及び緻密化のための熱処理）を実施しても、第２の絶縁膜２ｂから不純物が外方拡散することを防止できる。
【００５８】
その後は、実施形態例１の図９〜図１３に示す工程を実施することで、図１８に示す半導体チップ８０が得られる。
【００５９】
本実施形態例２においても、実施形態例１に示す変形例１及び変形例２のいずれか一方若しくは両方を組合せて実施することができる。
【符号の説明】
【００６０】
１ 半導体基板
２ 絶縁リング
２ａ 第１の絶縁膜（ＴＥＯＳ−ＮＳＧ膜）
２ｂ 第２の絶縁膜（ＢＰＳＧ膜）
２Ｓ シーム
２ＳＴ スリット
３ ハードマスク層
４ 保護膜
５ 半導体素子
６ 層間絶縁膜
７ 配線構造
８ 表面保護膜
８ａ 窒化シリコン膜
８ｂ パッシベーション膜（ポリイミド膜）
９ 金属シード層
１０ レジストパターン
１１ Ｃｕ膜
１２ Ｎｉ／Ａｕ膜
１３ バンプ電極
１４ 接着剤層
１５ 光熱変換層
１６ 基板サポートシステム
１７ 裏面保護膜
１８ 金属シード層
１９ フォトレジスト膜
２０ Ｃｕプラグ
２１ 半田膜
２２ ＴＳＶ
２３ 貫通電極
２４ アンダーフィル樹脂
２５ モールド樹脂
２６ パッケージ基板
２７ ＢＧＡ
３０ ＳＴＩ
３１ 第３の絶縁膜（窒化シリコン膜）
３２ 第４の絶縁膜（酸化シリコン膜）
３３ 拡散層
３４ コンタクトプラグ
５０，６０，７０，８０ 半導体チップ
１００ 半導体モジュール
【特許請求の範囲】
【請求項１】
基板の第１の主面に、俯瞰形状が環状となる第１の溝部を形成する工程と、
前記第１の主面全面に第１の絶縁膜を形成し、前記第１の絶縁膜の表面から前記第１の溝部の内部まで達する深さの空孔を残しつつ、前記第１の絶縁膜を前記第１の溝部に埋め込む工程と、
前記空孔内を埋め込むように前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記第１の溝部内に前記第１の絶縁膜および前記第２の絶縁膜を残しつつ、前記基板表面高さまで化学機械研磨法により平坦化する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の絶縁膜を形成する工程では、
化学気相成長法により前記第２の絶縁膜としてホウ素、リン、または、それら両方を含む酸化シリコン膜を堆積した後、該堆積した第２の絶縁膜をリフローすることで、前記空孔上部の前記第２の絶縁膜の表面位置を前記空孔周辺上の前記第２の絶縁膜の表面位置に近づけることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の絶縁膜を形成する工程では、
化学気相成長法により、不純物を含有しない酸化シリコン膜を前記第１の溝部内に前記第１の絶縁膜として堆積した後、熱処理を施すことで、前記第１の絶縁膜から脱ガスする工程を有することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第２の絶縁膜を形成する前に、前記第１の絶縁膜上に、前記空孔を覆うように保護膜を形成する工程と、
前記保護膜をマスクとしてウェットエッチングを施すことで、前記保護膜に覆われていない部分の前記第１の絶縁膜を除去する工程と
を有する請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記化学機械研磨法により平坦化する工程の後、
前記空孔内の前記第２の絶縁膜を一部除去することで、底部に前記第２の絶縁膜が露出したリセス部を形成する工程と、
前記リセス部の底部に露出した前記第２の絶縁膜を覆うように、窒化シリコンを主体とする第３の絶縁膜を形成する工程と、
を更に有することを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記リセス部を形成する工程の後、前記第３の絶縁膜を形成する工程の前に、
前記基板の第１の主面に素子分離用の溝部を形成する工程を更に有し、
前記第３の絶縁膜を形成する工程では、前記リセス部内に加えて前記素子分離用の溝部内にも前記第３の絶縁膜を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第３の絶縁膜を形成する工程の後、
前記リセス部の前記第３の絶縁膜上と、前記素子分離用の溝部の前記第３の絶縁膜上とに、酸化シリコンを主体とする第４の絶縁膜を形成する工程を更に有することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記化学機械研磨法により平坦化する工程の後、
前記基板の第１の主面に半導体素子を形成する工程と、
前記基板を、前記基板の第１の主面と厚さ方向に対向する第２の主面側から、前記第２の主面に前記第１の絶縁膜が露出するまで研削して薄板化する工程と、
環状の前記第１の溝部の内側に位置する前記基板を厚さ方向に貫通するように、前記第２の主面側から貫通電極を形成する工程と、
を更に有することを特徴とする請求項１〜７に記載のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記第１の溝部を形成する工程は、基板の前記主面からその厚み方向の内側に向かって１以上のテーパーとなる第２の溝部を形成する工程と、
前記第２の溝の底部から所定の深さまで垂直形状の溝部を形成する工程とを含む請求項１〜８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
半導体基板の第１の主面に形成された素子形成領域と、
前記半導体基板の第１の主面から対向する第２の主面に貫通し、俯瞰形状が環状である絶縁分離部と、
前記環状の絶縁分離部に囲まれた前記半導体基板の第１の主面から対向する第２の主面に貫通し、前記第１の主面及び第２の主面の外部に露出する端子を有する貫通電極と、
を備えた半導体装置であって、
前記環状の絶縁分離部は、前記第１の主面から第２の主面にかけて埋め込まれた第１の絶縁膜と、前記第１の絶縁膜の前記第１の主面側から所定の深さに形成された環状の空孔内に埋設された第２の絶縁膜と、
を有することを特徴とする半導体装置。
【請求項１１】
前記第２の絶縁膜は、ホウ素、リン、または、それら両方を含む酸化シリコンを主体とする絶縁膜であることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第２の絶縁膜は前記第１の主面がなす平面から後退して埋設されており、前記第１の主面が成す平面から前記第２の絶縁膜を離間するように配置された、窒化シリコンを主体とする第３の絶縁膜を更に有することを特徴とする請求項１０または１１に記載の半導体装置。
【請求項１３】
前記基板の第１の主面に形成され、前記基板上に前記素子形成領域を規定する素子分離部を更に有し、
前記素子分離部は、前記第３の絶縁膜と同じ組成の絶縁膜を含んでいることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記環状の絶縁分離部は、前記第１の主面が成す平面と前記第３の絶縁膜との間に配置された、酸化シリコンを主体とする第４の絶縁膜を更に有し、
前記素子分離部は、前記第４の絶縁膜と同じ組成の絶縁膜を更に含んでいることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記環状の絶縁分離部は、少なくとも前記貫通電極の周囲に配置された第１の絶縁分離部と、該第１の絶縁分離部の周囲に配置された第２の絶縁分離部とを有する請求項１０〜１４のいずれか１項に記載の半導体装置。
【請求項１６】
前記環状の絶縁分離部は、前記第１の主面近傍において第１の主面での幅が第１の主面から所定の深さでの幅よりも広いテーパー形状を有する請求項１０〜１５のいずれか１項に記載の半導体装置。
【請求項１７】
前記貫通電極は、前記半導体基板を前記第２の主面から第１の主面に貫通する銅を主体とするプラグを有する請求項１０〜１６のいずれか１項に記載の半導体装置。
【請求項１８】
前記貫通電極の前記第１の主面及び第２の主面のいずれか一方の外部に露出する端子は表面に導電性の保護膜を有し、他方に露出する端子は表面に半田膜を有する請求項１７に記載の半導体装置。
【請求項１９】
前記貫通電極は、前記第２の主面の外部に露出する端子が前記銅を主体とするプラグと一体に形成されており、前記第１の主面側において、外部に露出する銅を主体とするバンプ構造の端子と前記プラグとが前記第１の主面上に形成された層間絶縁膜中の配線構造により電気的に接続されていることを特徴とする請求項１７又は１８に記載の半導体装置。
【請求項２０】
請求項１０〜１９のいずれか１項に記載の半導体装置の複数を積層し、前記貫通電極により相互に接続した半導体装置。
【請求項１】
基板の第１の主面に、俯瞰形状が環状となる第１の溝部を形成する工程と、
前記第１の主面全面に第１の絶縁膜を形成し、前記第１の絶縁膜の表面から前記第１の溝部の内部まで達する深さの空孔を残しつつ、前記第１の絶縁膜を前記第１の溝部に埋め込む工程と、
前記空孔内を埋め込むように前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記第１の溝部内に前記第１の絶縁膜および前記第２の絶縁膜を残しつつ、前記基板表面高さまで化学機械研磨法により平坦化する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の絶縁膜を形成する工程では、
化学気相成長法により前記第２の絶縁膜としてホウ素、リン、または、それら両方を含む酸化シリコン膜を堆積した後、該堆積した第２の絶縁膜をリフローすることで、前記空孔上部の前記第２の絶縁膜の表面位置を前記空孔周辺上の前記第２の絶縁膜の表面位置に近づけることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の絶縁膜を形成する工程では、
化学気相成長法により、不純物を含有しない酸化シリコン膜を前記第１の溝部内に前記第１の絶縁膜として堆積した後、熱処理を施すことで、前記第１の絶縁膜から脱ガスする工程を有することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第２の絶縁膜を形成する前に、前記第１の絶縁膜上に、前記空孔を覆うように保護膜を形成する工程と、
前記保護膜をマスクとしてウェットエッチングを施すことで、前記保護膜に覆われていない部分の前記第１の絶縁膜を除去する工程と
を有する請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記化学機械研磨法により平坦化する工程の後、
前記空孔内の前記第２の絶縁膜を一部除去することで、底部に前記第２の絶縁膜が露出したリセス部を形成する工程と、
前記リセス部の底部に露出した前記第２の絶縁膜を覆うように、窒化シリコンを主体とする第３の絶縁膜を形成する工程と、
を更に有することを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記リセス部を形成する工程の後、前記第３の絶縁膜を形成する工程の前に、
前記基板の第１の主面に素子分離用の溝部を形成する工程を更に有し、
前記第３の絶縁膜を形成する工程では、前記リセス部内に加えて前記素子分離用の溝部内にも前記第３の絶縁膜を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第３の絶縁膜を形成する工程の後、
前記リセス部の前記第３の絶縁膜上と、前記素子分離用の溝部の前記第３の絶縁膜上とに、酸化シリコンを主体とする第４の絶縁膜を形成する工程を更に有することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記化学機械研磨法により平坦化する工程の後、
前記基板の第１の主面に半導体素子を形成する工程と、
前記基板を、前記基板の第１の主面と厚さ方向に対向する第２の主面側から、前記第２の主面に前記第１の絶縁膜が露出するまで研削して薄板化する工程と、
環状の前記第１の溝部の内側に位置する前記基板を厚さ方向に貫通するように、前記第２の主面側から貫通電極を形成する工程と、
を更に有することを特徴とする請求項１〜７に記載のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記第１の溝部を形成する工程は、基板の前記主面からその厚み方向の内側に向かって１以上のテーパーとなる第２の溝部を形成する工程と、
前記第２の溝の底部から所定の深さまで垂直形状の溝部を形成する工程とを含む請求項１〜８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
半導体基板の第１の主面に形成された素子形成領域と、
前記半導体基板の第１の主面から対向する第２の主面に貫通し、俯瞰形状が環状である絶縁分離部と、
前記環状の絶縁分離部に囲まれた前記半導体基板の第１の主面から対向する第２の主面に貫通し、前記第１の主面及び第２の主面の外部に露出する端子を有する貫通電極と、
を備えた半導体装置であって、
前記環状の絶縁分離部は、前記第１の主面から第２の主面にかけて埋め込まれた第１の絶縁膜と、前記第１の絶縁膜の前記第１の主面側から所定の深さに形成された環状の空孔内に埋設された第２の絶縁膜と、
を有することを特徴とする半導体装置。
【請求項１１】
前記第２の絶縁膜は、ホウ素、リン、または、それら両方を含む酸化シリコンを主体とする絶縁膜であることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第２の絶縁膜は前記第１の主面がなす平面から後退して埋設されており、前記第１の主面が成す平面から前記第２の絶縁膜を離間するように配置された、窒化シリコンを主体とする第３の絶縁膜を更に有することを特徴とする請求項１０または１１に記載の半導体装置。
【請求項１３】
前記基板の第１の主面に形成され、前記基板上に前記素子形成領域を規定する素子分離部を更に有し、
前記素子分離部は、前記第３の絶縁膜と同じ組成の絶縁膜を含んでいることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記環状の絶縁分離部は、前記第１の主面が成す平面と前記第３の絶縁膜との間に配置された、酸化シリコンを主体とする第４の絶縁膜を更に有し、
前記素子分離部は、前記第４の絶縁膜と同じ組成の絶縁膜を更に含んでいることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記環状の絶縁分離部は、少なくとも前記貫通電極の周囲に配置された第１の絶縁分離部と、該第１の絶縁分離部の周囲に配置された第２の絶縁分離部とを有する請求項１０〜１４のいずれか１項に記載の半導体装置。
【請求項１６】
前記環状の絶縁分離部は、前記第１の主面近傍において第１の主面での幅が第１の主面から所定の深さでの幅よりも広いテーパー形状を有する請求項１０〜１５のいずれか１項に記載の半導体装置。
【請求項１７】
前記貫通電極は、前記半導体基板を前記第２の主面から第１の主面に貫通する銅を主体とするプラグを有する請求項１０〜１６のいずれか１項に記載の半導体装置。
【請求項１８】
前記貫通電極の前記第１の主面及び第２の主面のいずれか一方の外部に露出する端子は表面に導電性の保護膜を有し、他方に露出する端子は表面に半田膜を有する請求項１７に記載の半導体装置。
【請求項１９】
前記貫通電極は、前記第２の主面の外部に露出する端子が前記銅を主体とするプラグと一体に形成されており、前記第１の主面側において、外部に露出する銅を主体とするバンプ構造の端子と前記プラグとが前記第１の主面上に形成された層間絶縁膜中の配線構造により電気的に接続されていることを特徴とする請求項１７又は１８に記載の半導体装置。
【請求項２０】
請求項１０〜１９のいずれか１項に記載の半導体装置の複数を積層し、前記貫通電極により相互に接続した半導体装置。
【図１８】
【図１−１】
【図１−２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５−１】
【図１５−２】
【図１６】
【図１７】
【図１９】
【図２０】
【図２１】
【図２２】
【図１−１】
【図１−２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５−１】
【図１５−２】
【図１６】
【図１７】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２０１３−３０５３４（Ｐ２０１３−３０５３４Ａ）
【公開日】平成２５年２月７日（２０１３．２．７）
【国際特許分類】
【出願番号】特願２０１１−１６４０４５（Ｐ２０１１−１６４０４５）
【出願日】平成２３年７月２７日（２０１１．７．２７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年２月７日（２０１３．２．７）
【国際特許分類】
【出願日】平成２３年７月２７日（２０１１．７．２７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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