【課題】回路部の上部にメモリ部を形成し、回路部が高温にさらされても回路部の配線層やコンタクトが劣化しない不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１１と、メモリ部ＭＵと、半導体基板とメモリ部との間の回路部ＣＵと、を備える。メモリ部は、半導体基板の主面１１ａに垂直な第１方向に交互に積層された複数の電極膜ＷＬと複数の絶縁膜１４とを有する積層構造体ＭＬと、積層構造体を第１方向に貫通する半導体ピラーＳＰと、電極膜と半導体ピラーとの交差部に対応して設けられた記憶部４３と、を有す。回路部は、それぞれ第１、第２導電型のソース／ドレイン領域を有する第１、第２トランジスタ５１ｎ、５１ｐと、シリサイドを含む第１配線Ｗ１と、ソース／ドレイン領域と同じ導電型のポリシリコンからなるコンタクトプラグＣ１、Ｃ２と、を有す。 （もっと読む）

【課題】生産性に優れた半導体装置の製造方法、半導体装置、アクティブマトリクス装置、電気光学装置および電子機器を提供すること。
【解決手段】本発明の半導体装置の製造方法は、基板７の一方の面側に、トランジスタ４のゲート絶縁体層４４を形成する第１の工程と、ゲート絶縁体層４４上に、厚さ方向に貫通する貫通部９１を備える絶縁体層９を形成する第２の工程と、貫通部９１内の底部付近のゲート絶縁体層４４上、および、貫通部９１の周囲の絶縁体層９上に、気相成膜法により同時にかつ互いに接触しないようにそれぞれ電極を形成し、ゲート絶縁体層４４上に形成された電極を用いて、ゲート電極４５を形成するとともに、絶縁体層９上に形成された電極を用いて、画素電極６を形成する第３の工程とを有する。また、平面視で、貫通部９１の開口部の縁が、当該貫通部９１の底部の縁より内側に位置する。 （もっと読む）

【課題】製造工程の増加を抑えて、通常のコンタクトとシェアードコンタクトとをそれぞれ良好なコンタクト特性を有するようにする。
【解決手段】半導体装置１００は、第１の不純物拡散領域１０６ａに接続するとともに、第１のゲート電極１１２ａとは接続しないように形成された第１のコンタクト１２４と、第２のゲート電極１１２ｂおよび第２の不純物拡散領域１０６ｂに共通して接続するように形成された第２のコンタクト１２６とを含む。第１のコンタクト１２４および第２のコンタクト１２６は、それぞれ、層間絶縁膜１２２の表面から基板１０１に向かう途中の位置でテーパー角度が小さくなるように変化する形状を有し、第２のコンタクト１２６においてテーパー角度が変化する位置が、第１のコンタクト１２４においてテーパー角度が変化する位置よりも基板１０１に近い。 （もっと読む）

【課題】高温雰囲気を維持した状態で溶融金属をハンドリングする必要をなくして工程及び装置を簡略化することができ、また導電ペーストを用いる場合と比較して高密度に金属を貫通孔内に充填することができる貫通電極の形成方法を提供する。
【解決手段】Ｓｉ基板１０の表面に開口を有する第１の非貫通孔２１と、第１の非貫通孔２１の底部に第１の非貫通孔２１よりも小さな開口を有する第２の非貫通孔２２とを形成し、第１の非貫通孔２１の底部に固体金属５０を載置する。Ｓｉ基板１０を減圧雰囲気下に置き、固体金属５０の軟化点近傍まで加熱する。加熱状態を維持して減圧雰囲気から加圧雰囲気に移行し、軟化或いは溶融した金属５０を第２の非貫通孔２２に充填する。 （もっと読む）

【課題】ゲート電極との短絡を抑えたセルフアラインコンタクトを有する、製造コストの低い半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１００は、それぞれ半導体基板２上に形成され、それぞれゲート電極４ａ、４ｂを有し、互いの間のソース・ドレイン領域８ａを共有する隣接したトランジスタ１ａ、１ｂと、ゲート電極４ａ上に形成された絶縁膜１１ａと、ゲート電極４ｂ上に形成された絶縁膜１１ａよりも厚さの厚い領域を有する絶縁膜１１ｂと、ソース・ドレイン領域８ａに接続され、その中心位置がゲート電極４ａ、４ｂの間の中心位置よりもゲート電極４ｂ側に位置するＳＡＣ１４と、を有する。 （もっと読む）

【課題】配線間の容量の増加が抑制された半導体装置およびその製造方法を実現する。
【解決手段】本実施形態における半導体装置１０は、半導体基板１００と、半導体基板１００上に形成された層間絶縁膜１１０（第一の層間絶縁膜）と、層間絶縁膜１１０上に形成された、層間絶縁膜１１０よりも誘電率が低い層間絶縁膜１２０（第二の層間絶縁膜）と、層間絶縁膜１２０を貫通し、底部が層間絶縁膜１１０に入り込んでいるＣｕ配線１４１と、を備えている。Ｃｕ配線１４１は、下方に向かって幅が狭くなる形状を有しており、層間絶縁膜１２０におけるＣｕ配線１４１の側面の傾斜よりも、層間絶縁膜１１０におけるＣｕ配線１４１の側面の傾斜が大きくなっている。 （もっと読む）

【課題】本発明は、半導体基板の凹部内に形成される構成要素を有する半導体装置において歩留の低下およびデバイスの信頼性の低下を防止することが可能な半導体装置およびそれを用いた電子機器ならびに半導体装置の製造方法を提供することを目的とする。
【解決手段】本発明の半導体装置は、絶縁膜８および貫通電極６が形成される貫通孔７が形成された半導体基板１を備え、半導体基板１の貫通孔７は、深さ方向に徐々に開口径が小さくなる形状を有し、貫通孔７の内壁には、貫通孔７の開口端よりも開口径が小さい段が形成されている。 （もっと読む）

【課題】静電気防止素子のノーマルコンタクトと半導体素子のブランケットコンタクトを同時に形成する。
【解決手段】本発明の半導体素子の製造方法は、基板上に静電気防止素子に対するアクティブ領域と、第１ポリゲート及び半導体素子に対するアクティブ領域と、ブランケットトレンチ形態の第２ポリゲートとを形成する段階と、前記基板上に第１絶縁膜と第２絶縁膜を含む層間絶縁層を形成する段階と、前記層間絶縁層に平坦化工程を行う段階と、前記第１ポリゲート上に形成された層間絶縁層の一部を開口させたコンタクトパターンを形成する段階と、前記コンタクトパターンの下の第２絶縁膜を第１エッチングして第１ポリゲート上のトレンチを形成する段階と、第２エッチングを行って前記第１ポリゲート上のトレンチ内部の第１絶縁膜を除去し、前記第２ポリゲートを除いた前記半導体素子のアクティブ領域上の第１絶縁膜を除去する段階とを含む。 （もっと読む）

【課題】本発明は、メタルマスクを用いて、簡易な方法により半導体基板に先細状ビア孔を形成するエッチング方法を提供することを目的とする。
【解決手段】半導体基板上に金属導電層を形成する工程と、該金属導電層上に第１の開口を有する第１メッキ層を形成する工程と、該第１メッキ層の側壁に該第1の開口より幅の狭い第２の開口を有する第２メッキ層を形成する工程と、該第２メッキ層をマスクとして第1のドライエッチングを行い該半導体基板をエッチングする工程と、該第1のドライエッチングの後に該第1メッキ層を残す選択的ウェットエッチングを行い該第２メッキ層をエッチングする工程と、該第２メッキ層をエッチングした後に該第1メッキ層をマスクとして第２のドライエッチングを行い該半導体基板をさらにエッチングする工程とを備えることを特徴とする。 （もっと読む）

【課題】従来の透過型液晶パネル向け半導体装置を小型化し、マイクロディスプレイを実現しようとするとき、半導体装置と透明電極とを接続するビアホールの径が縮小するため、接触抵抗が高くなるという問題があった。また、接触抵抗低減のために、半導体装置と透明電極との間に中間金属層を設けると、画素の開口率が低下し、画面が暗くなるという課題があった。
【解決手段】本発明の半導体装置は、半導体装置と透明電極との間に設ける中間金属層に切欠部を有する。この切欠部により、中間金属層の側面の面積を拡大し、透明電極との接触面積を従来よりも大きくすることができる。また、中間金属層の側面部面積を利用するため、画素表面に対する投影面積を小さく設定でき、画素の開口率を大きくすることができる。このため、十分な明るさをもつ、超小型のマイクロディスプレイを提供できる。 （もっと読む）

【課題】開口部の底部に電極パッドとして露出させた外部接続電極に接続ツールを用いて導電体を接続する場合に、電極パッドの面積を拡大することなく、接続ツールの先端が開口部の縁に接触することを回避可能な仕組みを提供する。
【解決手段】半導体素子層７と、半導体素子層７の一方の面側に、複数の配線層１３，１５，１７と複数の層間絶縁膜１２，１４，１６，１８により形成された積層配線部１１と、複数の配線層のうちの一つに形成された外部接続電極１７ａと、外部接続電極１７ａの表面を露出させる状態で半導体素子層７から積層配線部１１にかけて凹状に形成された開口部２２とを備える固体撮像装置の構成として、外部接続電極１７ａから遠い方の開口径ｄ１が、外部接続電極１７ａに近い方の開口径ｄ２より大きくなるように、開口部２２を形成した。 （もっと読む）

【課題】ＣＶＤ装置への出し入れ回数を減らした表示装置の製造方法および表示装置を提供すること。
【解決手段】本発明にかかる表示装置の製造方法は、絶縁基板上に第１の電極膜と第２の電極膜とを含む導電層、第１の絶縁層、半導体膜、第２の絶縁層および保護層を形成する工程と、半導体膜の上方の第１の領域に配置される所定の厚さの第１のレジスト膜と、第２の電極膜の上方の第２の領域に配置される開口部と、それら以外の領域に配置される厚い第２のレジスト膜と、を保護層上に形成する工程と、第２の領域下をエッチングする工程と、第１のレジスト膜をアッシングにより除去する工程と、第１の領域下に半導体膜に達する第１の孔を形成し、かつ第２の領域下に第２の電極膜に達する第２の孔を形成する工程と、第２のレジスト膜を除去する工程と、半導体膜および第２の電極膜と接続される配線を形成する工程と、を含む。 （もっと読む）

【課題】
空洞を有する導体配線上のソースコンタクト電極のコンタクトオープンを防止すると共に、ソース配線の抵抗を低くする。
【解決手段】本発明に係るＮＯＲ型フラッシュメモリのメモリセルアレイは、ソースコンタクト電極２３及びダミーコンタクト電極２４を形成する工程においてＵ字構造のソース配線２１に形成された空洞２２にソースコンタクト用のホールに加えてダミーソースコンタクト用のホールからも導電体が供給される。その結果、ソース配線２１が延伸する方向に複数の素子領域及び素子分離絶縁膜上に亘って形成された下部導体配線５３によってソース配線２１の空洞２２が埋まる。この下部導体配線５３上にソースコンタクト電極２３が形成されることによって、ソースコンタクト電極２３がこの空洞２２に落ちることなくコンタクトオープンを防止することが可能となっている。 （もっと読む）

【課題】コンタクトプラグの配列ピッチが狭くなっても、隣接するコンタクトプラグ同士の短絡を防止し、コンタクトプラグ及びそれに接続する配線パターンを容易に形成することが可能な半導体装置及びその製造方法を提供する。
【解決手段】ゲート電極１１、ソース領域及びドレイン領域１２を有するトランジスタと、トランジスタを覆う層間絶縁膜１４と、層間絶縁膜１４を貫通して設けられ、ソース領域及びドレイン領域１２の一方に接続されたコンタクトプラグ１５と、コンタクトプラグ１５を覆う層間絶縁膜２６と、層間絶縁膜２６にゲート電極１１の延在方向と同一方向に延在し、底部にコンタクトプラグ１５の上面を露出する溝２７と、コンタクトプラグ１５に接続され溝２７内に設けられたコンタクトプラグ２８ｃと、コンタクトプラグ２８ｃと一体化して層間絶縁膜２６上に溝２７を横切るように延在する配線パターン２８ｗとを備える。 （もっと読む）

【課題】導電性電極の連結信頼性を高めることができる集積回路構造、スタック構造及びこれらの製造方法を提供する。
【解決手段】第１面１０６上の少なくとも一つの導電性パッド１２０と、少なくとも一つの導電性パッド及び集積回路基板１０５を貫通する貫通ホールとを持つ集積回路基板である。少なくとも一つの導電性電極１５０は、貫通ホール内に前記導電性パッドを貫通して前記導電性パッド上に延び、その内部に該第２面１０７から露出されたボイド１６０ａを備える。 （もっと読む）

【課題】半導体基板の表裏両面間を貫通電極で接続するにあたって、貫通孔底部の角部におけるリーク電流の発生や絶縁膜のクラック等を抑制する。
【解決手段】半導体装置１は貫通孔３を有する半導体基板２を備える。貫通孔３は半導体基板２の第１の面２ａに開口された第１の開口３ａの開口径が第２の面２ｂに開口された第２の開口３ｂに近い側の内径より大きくなるように、第１の面２ａの近傍を拡張させる拡張部４を備える。半導体基板２の第１の面２ａには第１の絶縁層５と第１の配線層６とが設けられている。貫通孔３には拡張部４を充填しつつ内壁面を覆う第２の絶縁層７が設けられており、さらに第１および第２の絶縁層５、７の開口を介して第１の配線層６と接続された第２の配線層８が設けられている。 （もっと読む）

【課題】半導体基板と、ホトダイオードの出力を半導体基板の一方の主面側から他方の主面側に導く導電性部材との間の電気絶縁性を確保することが可能な半導体装置及びその製造方法を提供すること。
【解決手段】ｎ型半導体基板１０５には、隣接するｐ型不純物拡散領域１０９間に、一方の主面側から他方の主面側に貫通する貫通孔１０５ｃが形成されている。貫通孔１０５ｃは、ｐ型不純物拡散領域１０９それぞれに対応して設けられている。貫通孔１０５ｃを画成するｎ型半導体基板１０５の壁面上には、熱酸化膜１１３が形成されている。貫通孔１０５ｃ内には、熱酸化膜１１３の内側に導電性部材としての貫通配線１１５が設けられている。貫通配線１１５の一端側の部分は、電極配線１１７の一端側の部分に電気的に接続されている。電極配線１１７は、熱酸化膜１０７上に形成されており、その他端側の部分がｐ型不純物拡散領域１０９に電気的に接続されている。 （もっと読む）

【課題】後工程の熱によるクラックの発生を抑制し、製造歩留り及び製品品質を向上する。
【解決手段】ＧａＡｓ基板１０（基板）の表面上にソース電極１２（表面電極）が形成されている。ＧａＡｓ基板１０の裏面からソース電極１２に達するようにビアホール１８が形成されている。ＧａＡｓ基板１０の裏面上及びビアホール１８内にストレス緩和層２０が形成されている。ＧａＡｓ基板１０の裏面上及びビアホール１８内に、ストレス緩和層２０を介して、Ａｕメッキ２２が形成されている。ストレス緩和層２０は、線膨張係数が６×１０^−６〜１４×１０^−６／Ｋの金属材料からなる。 （もっと読む）

【課題】コンタクト歩留を向上させる、スタックドコンタクト構造を有する半導体装置を提供する。
【解決手段】ＮＡＮＤ型フラッシュメモリのビット線コンタクトには、スタックドコンタクトを構成する第１のコンタクト開口部ＣＨ１、第２のコンタクト開口部ＣＨ２ａ、及び第３のコンタクト開口部ＣＨ２ｂが設けられる。下層の第１のコンタクト開口部ＣＨ１はビット線コンタクトの中央部に配置され、上層の第２のコンタクト開口部ＣＨ２ａはビット線コンタクトの左部に配置され、その中心位置がビット線コンタクトの中心位置に対して第２のコンタクト開口部ＣＨ２ａのズレ量だけ左方向に配置され、上層の第３のコンタクト開口部ＣＨ２ｂはビット線コンタクトの右部に配置され、その中心位置がビット線コンタクトの中心位置に対して第３のコンタクト開口部ＣＨ２ｂのズレ量だけ右方向に配置される。 （もっと読む）

【課題】互いに隣接するビットライン間に形成される寄生キャパシタの容量を減少させてフラッシュメモリ素子の動作速度を改善すると共にコンタクトプラグにボイドが発生する現象を改善する半導体メモリ素子及びその製造方法を提供する。
【解決手段】半導体メモリ素子は、ゲートパターン２１０間の半導体基板２００上に形成されたコンタクトプラグ２１４ａ、２１４ｂ，コンタクトプラグとそれぞれ連結され、一方の方向と他方の方向に延びた第１及び第２の導電性パッド２２０，３２０、第１及び第２の導電性パッドの延びた縁部の上部に互いに異なる高さでそれぞれ形成された第１及び第２のパッドコンタクトプラグ２２８，３２８、第１のパッドコンタクトプラグ２２８とそれぞれ連結される第１のビットラインＢＬ１、及び第２のパッドコンタクトプラグ３２８とそれぞれ連結される第２のビットラインＢＬ２を含む。 （もっと読む）