半導体素子の製造方法
【課題】静電気防止素子のノーマルコンタクトと半導体素子のブランケットコンタクトを同時に形成する。
【解決手段】本発明の半導体素子の製造方法は、基板上に静電気防止素子に対するアクティブ領域と、第１ポリゲート及び半導体素子に対するアクティブ領域と、ブランケットトレンチ形態の第２ポリゲートとを形成する段階と、前記基板上に第１絶縁膜と第２絶縁膜を含む層間絶縁層を形成する段階と、前記層間絶縁層に平坦化工程を行う段階と、前記第１ポリゲート上に形成された層間絶縁層の一部を開口させたコンタクトパターンを形成する段階と、前記コンタクトパターンの下の第２絶縁膜を第１エッチングして第１ポリゲート上のトレンチを形成する段階と、第２エッチングを行って前記第１ポリゲート上のトレンチ内部の第１絶縁膜を除去し、前記第２ポリゲートを除いた前記半導体素子のアクティブ領域上の第１絶縁膜を除去する段階とを含む。
【解決手段】本発明の半導体素子の製造方法は、基板上に静電気防止素子に対するアクティブ領域と、第１ポリゲート及び半導体素子に対するアクティブ領域と、ブランケットトレンチ形態の第２ポリゲートとを形成する段階と、前記基板上に第１絶縁膜と第２絶縁膜を含む層間絶縁層を形成する段階と、前記層間絶縁層に平坦化工程を行う段階と、前記第１ポリゲート上に形成された層間絶縁層の一部を開口させたコンタクトパターンを形成する段階と、前記コンタクトパターンの下の第２絶縁膜を第１エッチングして第１ポリゲート上のトレンチを形成する段階と、第２エッチングを行って前記第１ポリゲート上のトレンチ内部の第１絶縁膜を除去し、前記第２ポリゲートを除いた前記半導体素子のアクティブ領域上の第１絶縁膜を除去する段階とを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子の製造方法に関するものである。
【背景技術】
【０００２】
一つの基板に静電気防止（ＥＳＤ：Electro-Static Discharge）素子とＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field-Effect Transistor）等の半導体素子を同時に具現する場合、静電気防止素子領域にノーマルコンタクト（normal contact）を形成し、半導体素子領域にブランケットコンタクト（blanket contact）を形成することになる。
【０００３】
前記ノーマルコンタクトとブランケットコンタクトを、単一マスクを利用して形成する場合、静電気防止素子領域と半導体素子領域にＴＥＯＳ（Tetraethyl orthosilicate：Ｓｉ（C２H５O４））とＢＰＳＧ（Borophosphosilicate Glass）を順番に蒸着してＰＭＤ（Polysilicon-metal dielectric）層を形成し、静電気防止素子ポリ（poly）上にノーマルコンタクトを形成するためにパターンを形成する。この時、ブランケットコンタクト領域はパターンを必要としない。
【０００４】
前記ノーマルコンタクトの場合、後続のメタルギャップフィル（metal gap fill）のためにワイングラス形態のトレンチを形成するが、等方性エッチングを行った後異方性エッチングを行って所望のプロファイルのトレンチを形成する。
【０００５】
ところが、エッチング工程が行われた後ブランケットコンタクトに一定量以上確保されるべきＰＭＤ層が過剰に除去されることで、コンタクト上の絶縁機能が正常に働かない問題が発生する。このような現象は次のような要因にて説明することができる。
【０００６】
１）相互異なるコンタクト構造によって、静電気防止素子領域のＰＭＤ層が半導体素子領域のＰＭＤ層より厚く形成されるので、エッチング時半導体素子領域のＰＭＤ層は殆ど除去されかねない。
【０００７】
即ち、半導体素子領域のトレンチポリの上で約１０００Å以下のＢＰＳＧがエッチングされるように管理されなければならないが、蒸着時の厚さの差によって、トレンチポリの上で約２０００Å以上のＢＰＳＧがエッチングされる。
【０００８】
したがって、半導体素子領域のＢＰＳＧの損失を約１０００Å以下に管理しながら、静電気防止素子のコンタクトを同時に形成することは不可能である。
【０００９】
２）静電気防止素子ポリの上に形成されるコンタクトの接触性を向上させるために、マスクを利用して十分な量のエッチング処理が行わなければならない反面、半導体素子領域のコンタクトは、エッチング率を最大限低く維持して、トレンチポリ上の絶縁膜がなるべく損失されないようにしなければならない。これは、コンタクトエッチング工程に対する矛盾的な状況を誘発する。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、静電気防止素子のノーマルコンタクト上に形成された絶縁膜は最大限にエッチングされて伝導性が向上し、半導体素子のブランケットコンタクト上に形成された絶縁膜は最小限にエッチングされて絶縁性が向上される静電気防止素子と半導体素子のコンタクトを提供する。
【００１１】
本発明は、単一マスク及びエッチング工程により静電気防止素子のノーマルコンタクトと半導体素子のブランケットコンタクトを同時に具現できるコンタクト形成にかかる半導体素子の製造方法を提供する。
【課題を解決するための手段】
【００１２】
本発明による半導体素子の製造方法は、基板上に静電気防止素子に対するアクティブ領域と、第１ポリゲート及び半導体素子に対するアクティブ領域と、ブランケットトレンチ形態の第２ポリゲートとを形成する段階と、前記基板上に第１絶縁膜と第２絶縁膜を含む層間絶縁層を形成する段階と、前記層間絶縁層に平坦化工程を行う段階と、前記第１ポリゲートの上に形成された層間絶縁層の一部を開口させたコンタクトパターンを形成する段階と、前記コンタクトパターンの下の第２絶縁膜を第１エッチング（等方性エッチング）を行って第１ポリゲート上のトレンチを形成する段階と、第２エッチング（異方性エッチング）を行って前記第１ポリゲート上のトレンチ内部の第１絶縁膜を除去し、前記第２ポリゲートを除いた前記半導体素子のアクティブ領域上の第１絶縁膜を除去する段階と、を含むことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、単一マスク及びエッチング工程により静電気防止素子のノーマルコンタクトと半導体素子のブランケットコンタクトを同時に具現することができ、生産コストを削減し、生産量を極大化できる効果がある。
【図面の簡単な説明】
【００１４】
【図１】本発明による半導体素子の製造方法の工程断面図である。
【図２】本発明による半導体素子の製造方法の工程断面図である。
【図３】本発明による半導体素子の製造方法の工程断面図である。
【図４】本発明による半導体素子の製造方法の工程断面図である。
【図５】本発明による半導体素子の製造方法の工程断面図である。
【発明を実施するための形態】
【００１５】
添付の図面を参照して本発明による半導体素子の製造方法を説明するが、説明の便宜を図り、静電気防止素子と半導体素子のコンタクト及びその形成方法を共に説明する。
【００１６】
図１〜図５は本発明による半導体素子の製造方法の工程断面図である。
【００１７】
図１は、静電気防止素子と半導体素子のコンタクトを形成するために、層間絶縁層（ＰＭＤ）１４０が蒸着された後の形態を示した側断面図である。
【００１８】
図１には、コンタクトを形成する前の本発明による静電気防止素子と半導体素子の構造が示されているが、点線を基準に左側領域Ａは静電気防止素子が形成された領域で、右側領域Ｂは例えばＭＯＳＦＥＴのような半導体素子が形成された領域である。
【００１９】
基板１０５、例えば、単結晶シリコン基板の左側アクティブ領域ＡにＰ型井戸層、Ｎ型井戸層、Ｎ＋領域、Ｐ＋領域など（静電気防止素子領域は具体的に図示されない）が形成され、第１ポリゲート１１０が形成される。
【００２０】
前記第１ポリゲート１１０と基板１０５の間に第１ゲート絶縁膜１１２が形成される。
【００２１】
前記基板１０５の右側アクティブ領域Ｂにソース領域、ドレーン領域、チャンネル領域など（半導体素子領域は具体的に図示されない）が形成され、第２ポリゲート１２０が形成される。
【００２２】
前記第２ポリゲート１２０と基板１０５の間に第２ゲート絶縁膜１２２が形成される。前記第２ポリゲート１２０はブランケットトレンチ形態に形成され、よって第１ポリゲート１１０と第２ポリゲート１２０の間には段差が形成される。
【００２３】
このように、静電気防止素子の第１ポリゲート１１０と半導体素子の第２ポリゲート１２０が形成された状態で、基板１０５上に層間絶縁層１４０が形成される。
【００２４】
前記層間絶縁層１４０は第１絶縁膜１４２、第２絶縁膜１４１を含むことができる（図４を参照）。例えば、前記第１絶縁膜１４２はＴＥＯＳ層、前記第２絶縁膜１４１はＢＰＳＧ層からなることができるが、これに限定されるものではない。前記ＴＥＯＳ層が約１４００〜１６００Å程度に積層され、その上にＢＰＳＧ層が約４０００〜６０００Å程度の厚さに形成される。
【００２５】
前記ＴＥＯＳ層とＢＰＳＧ層は類似の酸化膜材質からなることから、実際肉眼での区分が難しいが、必要に応じてそれぞれ異なる符合を付与して説明する。
【００２６】
この時、静電気防止素子領域Ａと半導体素子領域Ｂは段差をなしながら異なるトポロジーを有するので、層間絶縁層１４０は異なる厚さで形成される。
【００２７】
例えば、前記第１ポリゲート１１０の上には約６０００〜７０００Å（d１）の層間絶縁層１４０が形成されるが、第２ポリゲート１２０を含んだ基板１０５の上には約５０００〜５５００Å（d２）の層間絶縁層１４０が形成される。
【００２８】
本発明で、前記層間絶縁層１４０は複数回形成されることで、静電気防止素子が形成された領域と半導体素子が形成された領域の段差を広げることができる。
【００２９】
以後、図２のように、前記層間絶縁層１４０が形成された基板１０５に対して平坦化工程を行う。例えば、前記層間絶縁層１４０に対してＣＭＰを行うことができる。
【００３０】
よって、本発明によれば、層間絶縁層１４０の段差によって、平坦化後の静電気防止素子の層間絶縁層の厚さd３が平坦化後の半導体素子の層間絶縁層の厚さd４より薄くなることができる。
【００３１】
本発明によれば、層間絶縁層の厚さは従来技術より２倍ぐらい厚く形成された後、ファーネス装備でＰＭＤをDensifyする。以後、ＰＭＤのＣＭＰを行うと、段差が高いＥＳＤ領域は多くポリッシングされ、段差が低いＭＯＳＦＥＴ領域は少なくポリッシングされる。
【００３２】
以後、コンタクトパターンを形成した後コンタクトエッチングを行う。これによって、半導体素子、例えば、ＭＯＳＦＥＴ領域はＰＭＤ厚さが高く、ＥＳＤ領域はＰＭＤ厚さが低いので、コンタクトエッチング時ＭＯＳＦＥＴ領域をエッチングする間、ＥＳＤ領域はコンタクトホールを全部オープンし、十分にオーバーエッチングすることができるようになる。
【００３３】
即ち、図３のように、フォトリソグラフィ工程を行って第１ポリゲート１１０部分の層間絶縁層１４０の上にコンタクトパターン１５０を形成する。
【００３４】
前記コンタクトパターン１５０はフォトレジストを含んでおり、第１ポリゲート１１０を露出させるトレンチを形成するために層間絶縁層１４０の一部を開口させる。
【００３５】
次に、図４のように、静電気防止素子と半導体素子のコンタクトを形成するためのエッチング工程が行われる。このようなエッチング工程は、工程変数の調節が容易なプラズマ方式のドライエッチング装備によって行われる。
【００３６】
前記工程変数を調節して、図４のように、第１ポリゲート１１０上の層間絶縁層１４０はワイングラスの形態（すなわちトレンチ）にエッチングされる。このエッチングは「第１エッチング」に相当し、等方性エッチングを含む。
【００３７】
この時、ワイングラス形態のコンタクトエッチング時、ＭＯＳＦＥＴ領域をエッチングする間ＥＳＤ領域はコンタクトホールを全部オープンし、十分にオーバーエッチングすることができるようになる。これによって、第２ポリゲート１２０上に層間絶縁層１４０が全部除去されず、残存できる。
【００３８】
前記コンタクトエッチング工程によって除去される対象層は、層間絶縁層１４０中第２絶縁膜１４１であるＢＰＳＧ層である。よって、本発明によれば、第２ポリゲート１２０上のＢＰＳＧ層１４１の損失を約１０００Å以下に管理しながら、静電気防止素子のコンタクトと半導体素子のコンタクトを同時に形成することが可能になる。
【００３９】
図４のように、第２ポリゲート１２０上のブランケットトレンチ上にＢＰＳＧ層１４１が全部除去されず、残存していることが確認できる。
【００４０】
次に、図５のように、第１絶縁膜１４２を除去して基板１０５を露出させる。例えば、このようなエッチング工程は「第２エッチング」に相当し、異方性エッチングを含むＥＰＤ（Endpoint）方式で行われ、基板１０５の面が現れる時点をエッチング終了点としてメインエッチング工程を行い、以後可能な限り短く補充エッチング（over etch）を行う。
【００４１】
よって、静電気防止素子領域のトレンチ１５２の底面に位置するＴＥＯＳ層１４２がエッチングされ、第２ポリゲート１２０上のブランケットトレンチとコンタクトパターン１５０を除いた基板上のＴＥＯＳ層（図４の１４２）がエッチングされて除去される。
【００４２】
以後、前記第１ポリゲート１１０上のトレンチ及び第２ポリゲート１２０上のブランケットトレンチを含んで基板全面にメタル層が形成され、金属配線工程を行うことができる。
【００４３】
本発明によれば、単一マスク及びエッチング工程によって静電気防止素子のノーマルコンタクトと半導体素子のブランケットコンタクトを同時に具現することができ、よって生産コストを削減し、生産量を極大化できる効果がある。
【００４４】
以上、本発明を実施例を中心に説明したが、これらの実施例は本発明を限定するものではない。本発明の精神と範囲を離脱することなく、多様な変形と応用が可能であることは、当業者によって明らかである。例えば、本発明の実施例に具体的に示された各構成要素は変形して実施することができるものであり、このような変形と応用に係る差異点は、添付の特許請求の範囲で規定する本発明の範囲に含まれるものと解釈されるべきである。
【符号の説明】
【００４５】
１０５ 基板
１１０ 第１ポリゲート
１１２ 第１ゲート絶縁膜
１２０ 第２ポリゲート
１２２ 第２ゲート絶縁膜
１４０ 層間絶縁層
１４１ 第２絶縁膜
１４２ 第１絶縁膜
１５０ コンタクトパターン
１５２ トレンチ
Ａ アクティブ領域（静電気防止素子領域、左側領域）
Ｂ アクティブ領域（半導体素子領域、右側領域）
【技術分野】
【０００１】
本発明は半導体素子の製造方法に関するものである。
【背景技術】
【０００２】
一つの基板に静電気防止（ＥＳＤ：Electro-Static Discharge）素子とＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field-Effect Transistor）等の半導体素子を同時に具現する場合、静電気防止素子領域にノーマルコンタクト（normal contact）を形成し、半導体素子領域にブランケットコンタクト（blanket contact）を形成することになる。
【０００３】
前記ノーマルコンタクトとブランケットコンタクトを、単一マスクを利用して形成する場合、静電気防止素子領域と半導体素子領域にＴＥＯＳ（Tetraethyl orthosilicate：Ｓｉ（C２H５O４））とＢＰＳＧ（Borophosphosilicate Glass）を順番に蒸着してＰＭＤ（Polysilicon-metal dielectric）層を形成し、静電気防止素子ポリ（poly）上にノーマルコンタクトを形成するためにパターンを形成する。この時、ブランケットコンタクト領域はパターンを必要としない。
【０００４】
前記ノーマルコンタクトの場合、後続のメタルギャップフィル（metal gap fill）のためにワイングラス形態のトレンチを形成するが、等方性エッチングを行った後異方性エッチングを行って所望のプロファイルのトレンチを形成する。
【０００５】
ところが、エッチング工程が行われた後ブランケットコンタクトに一定量以上確保されるべきＰＭＤ層が過剰に除去されることで、コンタクト上の絶縁機能が正常に働かない問題が発生する。このような現象は次のような要因にて説明することができる。
【０００６】
１）相互異なるコンタクト構造によって、静電気防止素子領域のＰＭＤ層が半導体素子領域のＰＭＤ層より厚く形成されるので、エッチング時半導体素子領域のＰＭＤ層は殆ど除去されかねない。
【０００７】
即ち、半導体素子領域のトレンチポリの上で約１０００Å以下のＢＰＳＧがエッチングされるように管理されなければならないが、蒸着時の厚さの差によって、トレンチポリの上で約２０００Å以上のＢＰＳＧがエッチングされる。
【０００８】
したがって、半導体素子領域のＢＰＳＧの損失を約１０００Å以下に管理しながら、静電気防止素子のコンタクトを同時に形成することは不可能である。
【０００９】
２）静電気防止素子ポリの上に形成されるコンタクトの接触性を向上させるために、マスクを利用して十分な量のエッチング処理が行わなければならない反面、半導体素子領域のコンタクトは、エッチング率を最大限低く維持して、トレンチポリ上の絶縁膜がなるべく損失されないようにしなければならない。これは、コンタクトエッチング工程に対する矛盾的な状況を誘発する。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、静電気防止素子のノーマルコンタクト上に形成された絶縁膜は最大限にエッチングされて伝導性が向上し、半導体素子のブランケットコンタクト上に形成された絶縁膜は最小限にエッチングされて絶縁性が向上される静電気防止素子と半導体素子のコンタクトを提供する。
【００１１】
本発明は、単一マスク及びエッチング工程により静電気防止素子のノーマルコンタクトと半導体素子のブランケットコンタクトを同時に具現できるコンタクト形成にかかる半導体素子の製造方法を提供する。
【課題を解決するための手段】
【００１２】
本発明による半導体素子の製造方法は、基板上に静電気防止素子に対するアクティブ領域と、第１ポリゲート及び半導体素子に対するアクティブ領域と、ブランケットトレンチ形態の第２ポリゲートとを形成する段階と、前記基板上に第１絶縁膜と第２絶縁膜を含む層間絶縁層を形成する段階と、前記層間絶縁層に平坦化工程を行う段階と、前記第１ポリゲートの上に形成された層間絶縁層の一部を開口させたコンタクトパターンを形成する段階と、前記コンタクトパターンの下の第２絶縁膜を第１エッチング（等方性エッチング）を行って第１ポリゲート上のトレンチを形成する段階と、第２エッチング（異方性エッチング）を行って前記第１ポリゲート上のトレンチ内部の第１絶縁膜を除去し、前記第２ポリゲートを除いた前記半導体素子のアクティブ領域上の第１絶縁膜を除去する段階と、を含むことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、単一マスク及びエッチング工程により静電気防止素子のノーマルコンタクトと半導体素子のブランケットコンタクトを同時に具現することができ、生産コストを削減し、生産量を極大化できる効果がある。
【図面の簡単な説明】
【００１４】
【図１】本発明による半導体素子の製造方法の工程断面図である。
【図２】本発明による半導体素子の製造方法の工程断面図である。
【図３】本発明による半導体素子の製造方法の工程断面図である。
【図４】本発明による半導体素子の製造方法の工程断面図である。
【図５】本発明による半導体素子の製造方法の工程断面図である。
【発明を実施するための形態】
【００１５】
添付の図面を参照して本発明による半導体素子の製造方法を説明するが、説明の便宜を図り、静電気防止素子と半導体素子のコンタクト及びその形成方法を共に説明する。
【００１６】
図１〜図５は本発明による半導体素子の製造方法の工程断面図である。
【００１７】
図１は、静電気防止素子と半導体素子のコンタクトを形成するために、層間絶縁層（ＰＭＤ）１４０が蒸着された後の形態を示した側断面図である。
【００１８】
図１には、コンタクトを形成する前の本発明による静電気防止素子と半導体素子の構造が示されているが、点線を基準に左側領域Ａは静電気防止素子が形成された領域で、右側領域Ｂは例えばＭＯＳＦＥＴのような半導体素子が形成された領域である。
【００１９】
基板１０５、例えば、単結晶シリコン基板の左側アクティブ領域ＡにＰ型井戸層、Ｎ型井戸層、Ｎ＋領域、Ｐ＋領域など（静電気防止素子領域は具体的に図示されない）が形成され、第１ポリゲート１１０が形成される。
【００２０】
前記第１ポリゲート１１０と基板１０５の間に第１ゲート絶縁膜１１２が形成される。
【００２１】
前記基板１０５の右側アクティブ領域Ｂにソース領域、ドレーン領域、チャンネル領域など（半導体素子領域は具体的に図示されない）が形成され、第２ポリゲート１２０が形成される。
【００２２】
前記第２ポリゲート１２０と基板１０５の間に第２ゲート絶縁膜１２２が形成される。前記第２ポリゲート１２０はブランケットトレンチ形態に形成され、よって第１ポリゲート１１０と第２ポリゲート１２０の間には段差が形成される。
【００２３】
このように、静電気防止素子の第１ポリゲート１１０と半導体素子の第２ポリゲート１２０が形成された状態で、基板１０５上に層間絶縁層１４０が形成される。
【００２４】
前記層間絶縁層１４０は第１絶縁膜１４２、第２絶縁膜１４１を含むことができる（図４を参照）。例えば、前記第１絶縁膜１４２はＴＥＯＳ層、前記第２絶縁膜１４１はＢＰＳＧ層からなることができるが、これに限定されるものではない。前記ＴＥＯＳ層が約１４００〜１６００Å程度に積層され、その上にＢＰＳＧ層が約４０００〜６０００Å程度の厚さに形成される。
【００２５】
前記ＴＥＯＳ層とＢＰＳＧ層は類似の酸化膜材質からなることから、実際肉眼での区分が難しいが、必要に応じてそれぞれ異なる符合を付与して説明する。
【００２６】
この時、静電気防止素子領域Ａと半導体素子領域Ｂは段差をなしながら異なるトポロジーを有するので、層間絶縁層１４０は異なる厚さで形成される。
【００２７】
例えば、前記第１ポリゲート１１０の上には約６０００〜７０００Å（d１）の層間絶縁層１４０が形成されるが、第２ポリゲート１２０を含んだ基板１０５の上には約５０００〜５５００Å（d２）の層間絶縁層１４０が形成される。
【００２８】
本発明で、前記層間絶縁層１４０は複数回形成されることで、静電気防止素子が形成された領域と半導体素子が形成された領域の段差を広げることができる。
【００２９】
以後、図２のように、前記層間絶縁層１４０が形成された基板１０５に対して平坦化工程を行う。例えば、前記層間絶縁層１４０に対してＣＭＰを行うことができる。
【００３０】
よって、本発明によれば、層間絶縁層１４０の段差によって、平坦化後の静電気防止素子の層間絶縁層の厚さd３が平坦化後の半導体素子の層間絶縁層の厚さd４より薄くなることができる。
【００３１】
本発明によれば、層間絶縁層の厚さは従来技術より２倍ぐらい厚く形成された後、ファーネス装備でＰＭＤをDensifyする。以後、ＰＭＤのＣＭＰを行うと、段差が高いＥＳＤ領域は多くポリッシングされ、段差が低いＭＯＳＦＥＴ領域は少なくポリッシングされる。
【００３２】
以後、コンタクトパターンを形成した後コンタクトエッチングを行う。これによって、半導体素子、例えば、ＭＯＳＦＥＴ領域はＰＭＤ厚さが高く、ＥＳＤ領域はＰＭＤ厚さが低いので、コンタクトエッチング時ＭＯＳＦＥＴ領域をエッチングする間、ＥＳＤ領域はコンタクトホールを全部オープンし、十分にオーバーエッチングすることができるようになる。
【００３３】
即ち、図３のように、フォトリソグラフィ工程を行って第１ポリゲート１１０部分の層間絶縁層１４０の上にコンタクトパターン１５０を形成する。
【００３４】
前記コンタクトパターン１５０はフォトレジストを含んでおり、第１ポリゲート１１０を露出させるトレンチを形成するために層間絶縁層１４０の一部を開口させる。
【００３５】
次に、図４のように、静電気防止素子と半導体素子のコンタクトを形成するためのエッチング工程が行われる。このようなエッチング工程は、工程変数の調節が容易なプラズマ方式のドライエッチング装備によって行われる。
【００３６】
前記工程変数を調節して、図４のように、第１ポリゲート１１０上の層間絶縁層１４０はワイングラスの形態（すなわちトレンチ）にエッチングされる。このエッチングは「第１エッチング」に相当し、等方性エッチングを含む。
【００３７】
この時、ワイングラス形態のコンタクトエッチング時、ＭＯＳＦＥＴ領域をエッチングする間ＥＳＤ領域はコンタクトホールを全部オープンし、十分にオーバーエッチングすることができるようになる。これによって、第２ポリゲート１２０上に層間絶縁層１４０が全部除去されず、残存できる。
【００３８】
前記コンタクトエッチング工程によって除去される対象層は、層間絶縁層１４０中第２絶縁膜１４１であるＢＰＳＧ層である。よって、本発明によれば、第２ポリゲート１２０上のＢＰＳＧ層１４１の損失を約１０００Å以下に管理しながら、静電気防止素子のコンタクトと半導体素子のコンタクトを同時に形成することが可能になる。
【００３９】
図４のように、第２ポリゲート１２０上のブランケットトレンチ上にＢＰＳＧ層１４１が全部除去されず、残存していることが確認できる。
【００４０】
次に、図５のように、第１絶縁膜１４２を除去して基板１０５を露出させる。例えば、このようなエッチング工程は「第２エッチング」に相当し、異方性エッチングを含むＥＰＤ（Endpoint）方式で行われ、基板１０５の面が現れる時点をエッチング終了点としてメインエッチング工程を行い、以後可能な限り短く補充エッチング（over etch）を行う。
【００４１】
よって、静電気防止素子領域のトレンチ１５２の底面に位置するＴＥＯＳ層１４２がエッチングされ、第２ポリゲート１２０上のブランケットトレンチとコンタクトパターン１５０を除いた基板上のＴＥＯＳ層（図４の１４２）がエッチングされて除去される。
【００４２】
以後、前記第１ポリゲート１１０上のトレンチ及び第２ポリゲート１２０上のブランケットトレンチを含んで基板全面にメタル層が形成され、金属配線工程を行うことができる。
【００４３】
本発明によれば、単一マスク及びエッチング工程によって静電気防止素子のノーマルコンタクトと半導体素子のブランケットコンタクトを同時に具現することができ、よって生産コストを削減し、生産量を極大化できる効果がある。
【００４４】
以上、本発明を実施例を中心に説明したが、これらの実施例は本発明を限定するものではない。本発明の精神と範囲を離脱することなく、多様な変形と応用が可能であることは、当業者によって明らかである。例えば、本発明の実施例に具体的に示された各構成要素は変形して実施することができるものであり、このような変形と応用に係る差異点は、添付の特許請求の範囲で規定する本発明の範囲に含まれるものと解釈されるべきである。
【符号の説明】
【００４５】
１０５ 基板
１１０ 第１ポリゲート
１１２ 第１ゲート絶縁膜
１２０ 第２ポリゲート
１２２ 第２ゲート絶縁膜
１４０ 層間絶縁層
１４１ 第２絶縁膜
１４２ 第１絶縁膜
１５０ コンタクトパターン
１５２ トレンチ
Ａ アクティブ領域（静電気防止素子領域、左側領域）
Ｂ アクティブ領域（半導体素子領域、右側領域）
【特許請求の範囲】
【請求項１】
基板上に静電気防止素子に対するアクティブ領域と、第１ポリゲート及び半導体素子に対するアクティブ領域と、ブランケットトレンチ形態の第２ポリゲートとを形成する段階と、
前記基板上に第１絶縁膜と第２絶縁膜を含む層間絶縁層を形成する段階と、
前記層間絶縁層に平坦化工程を行う段階と、
前記第１ポリゲートの上に形成された層間絶縁層の一部を開口させたコンタクトパターンを形成する段階と、
前記コンタクトパターンの下の第２絶縁膜を第１エッチングして第１ポリゲート上のトレンチを形成する段階と、
第２エッチングを行って前記第１ポリゲート上のトレンチ内部の第１絶縁膜を除去し、前記第２ポリゲートを除いた前記半導体素子のアクティブ領域上の第１絶縁膜を除去する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記層間絶縁層を形成する段階は、複数回行われることで、前記静電気防止素子と前記半導体素子の段差が形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記層間絶縁層に平坦化工程を行う段階は、前記層間絶縁層にＣＭＰを行うことで、前記静電気防止素子の層間絶縁層が前記半導体素子の層間絶縁層より薄い厚さになることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記第１ポリゲート上のトレンチは、前記コンタクトパターンの下の第２絶縁膜の上面の一部がワイングラスの形態にエッチングされることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項５】
前記第１エッチングを行って前記第１ポリゲート上のトレンチ内部の第１絶縁膜を除去し、前記第２ポリゲートを除いた前記半導体素子のアクティブ領域上の第１絶縁膜を除去する段階は、
ＥＰＤ（Endpoint）方式で行われることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項６】
前記ＥＰＤ（Endpoint）方式は、基板面が現れる時点をエッチング終了点としてメインエッチング工程を行い、補充エッチング（over etch）を行うことを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項７】
前記第１エッチングは、等方性エッチングを含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項８】
前記第２エッチングは、異方性エッチングを含むことを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項９】
前記第２エッチングは、異方性エッチングを含むことを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項１】
基板上に静電気防止素子に対するアクティブ領域と、第１ポリゲート及び半導体素子に対するアクティブ領域と、ブランケットトレンチ形態の第２ポリゲートとを形成する段階と、
前記基板上に第１絶縁膜と第２絶縁膜を含む層間絶縁層を形成する段階と、
前記層間絶縁層に平坦化工程を行う段階と、
前記第１ポリゲートの上に形成された層間絶縁層の一部を開口させたコンタクトパターンを形成する段階と、
前記コンタクトパターンの下の第２絶縁膜を第１エッチングして第１ポリゲート上のトレンチを形成する段階と、
第２エッチングを行って前記第１ポリゲート上のトレンチ内部の第１絶縁膜を除去し、前記第２ポリゲートを除いた前記半導体素子のアクティブ領域上の第１絶縁膜を除去する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記層間絶縁層を形成する段階は、複数回行われることで、前記静電気防止素子と前記半導体素子の段差が形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記層間絶縁層に平坦化工程を行う段階は、前記層間絶縁層にＣＭＰを行うことで、前記静電気防止素子の層間絶縁層が前記半導体素子の層間絶縁層より薄い厚さになることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記第１ポリゲート上のトレンチは、前記コンタクトパターンの下の第２絶縁膜の上面の一部がワイングラスの形態にエッチングされることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項５】
前記第１エッチングを行って前記第１ポリゲート上のトレンチ内部の第１絶縁膜を除去し、前記第２ポリゲートを除いた前記半導体素子のアクティブ領域上の第１絶縁膜を除去する段階は、
ＥＰＤ（Endpoint）方式で行われることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項６】
前記ＥＰＤ（Endpoint）方式は、基板面が現れる時点をエッチング終了点としてメインエッチング工程を行い、補充エッチング（over etch）を行うことを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項７】
前記第１エッチングは、等方性エッチングを含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項８】
前記第２エッチングは、異方性エッチングを含むことを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項９】
前記第２エッチングは、異方性エッチングを含むことを特徴とする請求項６に記載の半導体素子の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１０−１５７７２９（Ｐ２０１０−１５７７２９Ａ）
【公開日】平成２２年７月１５日（２０１０．７．１５）
【国際特許分類】
【出願番号】特願２００９−２９２１６９（Ｐ２００９−２９２１６９）
【出願日】平成２１年１２月２４日（２００９．１２．２４）
【出願人】（５０７２４６７９６）ドンブ ハイテック カンパニー リミテッド (189)
【氏名又は名称原語表記】Ｄｏｎｇｂｕ ＨｉＴｅＫ Ｃｏ．，Ｌｔｄ
【住所又は居所原語表記】Ｄｏｎｇｂｕ Ｆｉｎａｎｃｅ Ｃｅｎｔｅｒ，８９１−１０，Ｄａｅｃｈｉ−ｄｏｎｇ，Ｇａｎｇｎａｍ−ｇｕ，Ｓｅｏｕｌ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２２年７月１５日（２０１０．７．１５）
【国際特許分類】
【出願日】平成２１年１２月２４日（２００９．１２．２４）
【出願人】（５０７２４６７９６）ドンブ ハイテック カンパニー リミテッド (189)
【氏名又は名称原語表記】Ｄｏｎｇｂｕ ＨｉＴｅＫ Ｃｏ．，Ｌｔｄ
【住所又は居所原語表記】Ｄｏｎｇｂｕ Ｆｉｎａｎｃｅ Ｃｅｎｔｅｒ，８９１−１０，Ｄａｅｃｈｉ−ｄｏｎｇ，Ｇａｎｇｎａｍ−ｇｕ，Ｓｅｏｕｌ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
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