半導体装置及びその製造方法
【課題】後工程の熱によるクラックの発生を抑制し、製造歩留り及び製品品質を向上する。
【解決手段】GaAs基板10(基板)の表面上にソース電極12(表面電極)が形成されている。GaAs基板10の裏面からソース電極12に達するようにビアホール18が形成されている。GaAs基板10の裏面上及びビアホール18内にストレス緩和層20が形成されている。GaAs基板10の裏面上及びビアホール18内に、ストレス緩和層20を介して、Auメッキ22が形成されている。ストレス緩和層20は、線膨張係数が6×10−6〜14×10−6/Kの金属材料からなる。
【解決手段】GaAs基板10(基板)の表面上にソース電極12(表面電極)が形成されている。GaAs基板10の裏面からソース電極12に達するようにビアホール18が形成されている。GaAs基板10の裏面上及びビアホール18内にストレス緩和層20が形成されている。GaAs基板10の裏面上及びビアホール18内に、ストレス緩和層20を介して、Auメッキ22が形成されている。ストレス緩和層20は、線膨張係数が6×10−6〜14×10−6/Kの金属材料からなる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、後工程の熱によるクラックの発生を抑制し、製造歩留り及び製品品質を向上することができる半導体装置及びその製造方法に関するものである。
【背景技術】
【0002】
半導体基板の表面のソース電極と、裏面電極であるAuメッキとがビアホールを通って接続されたSIV(Source Island Viahole)構造を有する半導体装置が提案されている(例えば、特許文献1参照)。
【0003】
【特許文献1】特開2006−210745号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
SIV構造を有する半導体装置の裏面電極をAuSn半田やAuGa半田を用いてパッケージ内の電極に接続する際、半田の熱により半導体装置が急激に熱せられる。このため、半導体基板とAuメッキの熱膨張率の差によるストレスの影響を受け易いビアホール近辺においてクラックが発生し、製造歩留りが大幅に低下し、製品品質が著しく低下するという問題があった。
【0005】
本発明は、上述のような課題を解決するためになされたもので、その目的は、後工程の熱によるクラックの発生を抑制し、製造歩留り及び製品品質を向上することができる半導体装置及びその製造方法を得るものである。
【課題を解決するための手段】
【0006】
第1の発明は、Gaを含む化合物半導体からなる基板と、前記基板の表面上に形成された表面電極と、前記基板の裏面から前記表面電極に達するビアホールと、前記基板の裏面上及び前記ビアホール内に形成され、線膨張係数が6×10−6〜14×10−6/Kの金属材料からなるストレス緩和層と前記基板の裏面上及び前記ビアホール内に、前記ストレス緩和層を介して形成されたAuメッキとを備えることを特徴とする半導体装置である。
【0007】
第2の発明は、Gaを含む化合物半導体からなる基板と、前記基板の表面上に形成された表面電極と、前記基板の表面に形成された第1の凹部と、前記基板の表面上及び前記第1の凹部内に形成され、前記表面電極に接続された第1のAuメッキと、前記基板の裏面から前記第1の凹部に達する第2の凹部と、前記基板の裏面上及び前記第2の凹部内に形成され、線膨張係数が6×10−6〜14×10−6/Kの金属材料からなるストレス緩和層と、前記基板の裏面上及び前記第2の凹部内に、前記ストレス緩和層を介して形成された第2のAuメッキとを備えることを特徴とする半導体装置である。
【0008】
第3の発明は、Gaを含む化合物半導体からなる基板の表面上に表面電極を形成する工程と、前記基板の裏面上に、開口を有するレジストを形成する工程と、前記レジストをマスクとして前記基板を裏面側からエッチングして、前記表面電極に達するビアホールを形成する工程と、前記基板の裏面上及び前記ビアホール内に、線膨張係数が6×10−6〜14×10−6/Kの金属材料からなるストレス緩和層を形成する工程と、前記基板の裏面上及び前記ビアホール内に、前記ストレス緩和層を介してAuメッキを形成する工程とを備え、前記ビアホールを形成する際に、臭化物系エッチング液を用いたウェットエッチングにより、前記基板の裏面における前記ビアホールの開口部を、曲率半径5μm〜100μmの曲面状に加工することを特徴とする半導体装置の製造方法である。
【0009】
第4の発明は、Gaを含む化合物半導体からなる基板の表面上に表面電極を形成する工程と、前記基板の表面に第1の凹部を形成する工程と、前記基板の表面上及び前記第1の凹部内に、前記表面電極に接続された第1のAuメッキを形成する工程と、前記基板の裏面上に、開口を有するレジストを形成する工程と、前記レジストをマスクとして前記基板を裏面側からエッチングして、前記第1の凹部に達する第2の凹部を形成する工程と、前記基板の裏面上及び前記第2の凹部内に、線膨張係数が6×10−6〜14×10−6/Kの金属材料からなるストレス緩和層を形成する工程と、前記基板の裏面上及び前記第2の凹部内に、前記ストレス緩和層を介して第2のAuメッキを形成する工程とを備え、前記第2の凹部を形成する際に、臭化物系エッチング液を用いたウェットエッチングにより、前記基板の裏面における前記第2の凹部の開口部を、曲率半径5μm〜100μmの曲面状に加工することを特徴とする半導体装置の製造方法である。
【発明の効果】
【0010】
本発明により、後工程の熱によるクラックの発生を抑制し、製造歩留り及び製品品質を向上することができる。
【発明を実施するための最良の形態】
【0011】
実施の形態1.
図1は、本発明の実施の形態1に係る半導体装置を示す断面図である。30μm〜300μmに薄板化されたGaAs基板10(基板)の表面上に、オーミック電極であるソース電極12(表面電極)及びドレイン電極14、ショットキー電極であるゲート電極16が形成されている。
【0012】
GaAs基板10の裏面からソース電極12の直下に達するようにビアホール18が形成されている。GaAs基板10の裏面上及びビアホール18内にストレス緩和層20が形成されている。GaAs基板10の裏面上及びビアホール18内に、ストレス緩和層20を介して、裏面電極となるAuメッキ22が形成されている。Auメッキ22は、ビアホール18を通ってソース電極12と接続されている。
【0013】
ストレス緩和層20は、線膨張係数がGaAs基板10とAuメッキ22の中間の値の金属材料、即ち線膨張係数が6×10−6〜14×10−6/Kの金属材料からなる。本実施の形態では、Ti、Pt、Niなどの金属材料からなる単層のストレス緩和層20が蒸着、スパッタ、メッキなどの成膜方法により形成されている。
【0014】
上記のようにストレス緩和層20を設けたことで、後工程で熱が加わった場合でもGaAs基板10とAuメッキ22の熱膨張率の差によるストレスを緩和できるため、後工程の熱によるクラックの発生を抑制し、製造歩留り及び製品品質を向上することができる。
【0015】
実施の形態2.
図2は、本発明の実施の形態2に係る半導体装置を示す断面図である。ストレス緩和層20が複数層で形成されていること以外は実施の形態1と同様である。これにより、実施の形態1よりも柔軟な構造となるため、より効果的にクラックの発生を抑制することができる。
【0016】
実施の形態3.
図3は、本発明の実施の形態3に係る半導体装置を示す断面図である。ビアホール18内及びビアホール18近傍においてAuメッキ22上にNiメッキ24が形成されている。その他の構成は実施の形態1と同様である。
【0017】
Niメッキ24はAuSnやAuGaと交わりにくい。このため、半導体装置をこれらの半田を用いてパッケージに固定する際に、半田がビアホール18内へ浸入するのを抑制することができる。従って、ビアホール18内における半田の熱膨張によるクラックの発生を抑制することができる。その他、実施の形態1と同様の効果も得ることができる。
【0018】
実施の形態4.
図4は、本発明の実施の形態4に係る半導体装置を示す断面図である。ビアホール18内及びビアホール18近傍においてAuメッキ22上にNiメッキ24が形成されている。その他の構成は実施の形態2と同様である。これにより、実施の形態2,3と同様の効果を得ることができる。
【0019】
実施の形態5.
図5は、本発明の実施の形態5に係る半導体装置を示す断面図である。Auメッキ22上にAuSn膜26が蒸着法により形成されている。なお、AuSn膜26の代わりにAuGa膜を形成してもよい。その他の構成は実施の形態2と同様である。
【0020】
後工程において、半導体装置全体を緩やかに昇温してAuSn膜26を溶融することによりパッケージ内への固定ができる。従って、急激な熱ストレスが発生するAuSn半田を用いなくてもよいため、クラックの発生を抑制することができる。その他、実施の形態2と同様の効果を得ることができる。
【0021】
実施の形態6.
図6は、本発明の実施の形態6に係る半導体装置を示す断面図である。ビアホール18内及びビアホール18近傍においてAuメッキ22上にNiメッキ24が形成されている。その他の構成は実施の形態5と同様である。このNiメッキ24により、AuSn膜26の溶融時にビアホール18内のAuSn膜26をビアホール18の外に排出することができる。従って、ビアホール18内でのAuSn膜26の熱膨張によるクラックの発生を抑制することができる。その他、実施の形態5と同様の効果を得ることができる。
【0022】
実施の形態7.
本発明の実施の形態7に係る半導体装置の製造方法について図面を用いて説明する。まず、図7に示すように、GaAs基板10(基板)の表面上に、オーミック電極であるソース電極12(表面電極)及びドレイン電極14、ショットキー電極であるゲート電極16を形成する。そして、GaAs基板10の裏面上に、開口を有するレジスト28を形成する。
【0023】
次に、図8に示すように、レジスト28をマスクとしてGaAs基板10を裏面側からエッチングして、ソース電極12に達するビアホールを形成する。この際に、臭化物系エッチング液を用いたウェットエッチングにより、GaAs基板10の裏面におけるビアホール18の開口部を、曲率半径5μm〜100μmの曲面状に加工する。その後、レジスト28を除去する。
【0024】
次に、図9に示すように、GaAs基板10の裏面上及びビアホール18内に、線膨張係数が6×10−6〜14×10−6/Kの金属材料からなるストレス緩和層20を形成する。そして、GaAs基板10の裏面上及びビアホール18内に、ストレス緩和層20を介して、裏面電極となるAuメッキ22を形成する。
【0025】
このようにビアホール18の開口部を曲率半径5μm〜100μmの曲面状に加工することにより、ストレスがビアホール18近辺に集中するのを防ぐことができるため、クラックの発生を更に抑制することができる。
【0026】
実施の形態8.
図10は、本発明の実施の形態8に係る半導体装置を示す断面図である。30μm〜300μmに薄板化されたGaAs基板10(基板)の表面上に、オーミック電極であるソース電極12(表面電極)及びドレイン電極14、ショットキー電極であるゲート電極16が形成されている。
【0027】
GaAs基板10の表面に第1の凹部30が形成されている。GaAs基板10の表面上及び第1の凹部30内に第1のAuメッキ32が形成されている。第1のAuメッキ32はソース電極12に接続されている。
【0028】
GaAs基板10の裏面から第1の凹部30に達するように第2の凹部34が形成されている。GaAs基板10の裏面上及び第2の凹部34内に複数層のストレス緩和層20が形成されている。GaAs基板10の裏面上及び第2の凹部34内に、ストレス緩和層20を介して第2のAuメッキ36が形成されている。
【0029】
ストレス緩和層20は、線膨張係数がGaAs基板10と第2のAuメッキ36の中間の値の金属材料、即ち線膨張係数が6×10−6〜14×10−6/Kの金属材料からなる。本実施の形態では、Ti、Pt、Niなどの金属材料からなる複数層のストレス緩和層20が蒸着、スパッタ、メッキなどの成膜方法により形成されている。
【0030】
上記のようにストレス緩和層20を設けたことで、後工程で熱が加わった場合でもGaAs基板10と第2のAuメッキ36の熱膨張率の差によるストレスを緩和できるため、後工程の熱によるクラックの発生を抑制し、製造歩留り及び製品品質を向上することができる。
【0031】
また、第2の凹部34の外側において第2のAuメッキ36上にAuSn膜26が蒸着法により形成されている。なお、AuSn膜26の代わりにAuGa膜を形成してもよい。これにより、後工程において、半導体装置全体を緩やかに昇温してAuSn膜26を溶融することによりパッケージ内への固定ができる。従って、急激な熱ストレスが発生するAuSn半田を用いなくてもよいため、クラックの発生を抑制することができる。
【0032】
実施の形態9.
図11は、本発明の実施の形態9に係る半導体装置を示す断面図である。第2の凹部34内及び第2の凹部34近傍において第2のAuメッキ36上にNiメッキ24が形成されている。その他の構成は実施の形態8と同様である。これにより、後工程においてAuSn膜26が第2の凹部34内へ浸入するのを抑制することができる。従って、第2の凹部34内でのAuSn膜26の熱膨張によるクラックの発生を抑制することができる。
【0033】
実施の形態10.
本発明の実施の形態10に係る半導体装置の製造方法について図面を用いて説明する。まず、図12に示すように、GaAs基板10(基板)の表面上に、オーミック電極であるソース電極12(表面電極)及びドレイン電極14、ショットキー電極であるゲート電極16を形成する。GaAs基板10の表面に第1の凹部30を形成する。GaAs基板10の表面上及び第1の凹部30内に、ソース電極12に接続された第1のAuメッキ32を形成する。そして、GaAs基板10の裏面上に、開口を有するレジスト28を形成する。
【0034】
次に、図13に示すように、レジスト28をマスクとしてGaAs基板10を裏面側からエッチングして、第1の凹部30に達する第2の凹部34を形成する。この際に、臭化物系エッチング液を用いたウェットエッチングにより、GaAs基板10の裏面における第2の凹部34の開口部を、曲率半径5μm〜100μmの曲面状に加工する。その後、レジスト28を除去する。
【0035】
次に、図14に示すように、GaAs基板10の裏面上及び第2の凹部34内に、線膨張係数が6×10−6〜14×10−6/Kの金属材料からなるストレス緩和層20を形成する。そして、GaAs基板10の裏面上及び第2の凹部34内に、ストレス緩和層20を介して、裏面電極となる第2のAuメッキ36を形成する。第2の凹部34の外側において第2のAuメッキ36上にAuSn膜26を蒸着法により形成する。
【0036】
上記のように第2の凹部34の開口部を曲率半径5μm〜100μmの曲面状に加工することにより、ストレスが第2の凹部34近辺に集中するのを防ぐことができるため、クラックの発生を更に抑制することができる。
【0037】
なお、上記の実施の形態1〜10では基板としてGaAs基板10を用いたが、これに限らず、Gaを含む化合物半導体からなる基板、例えばGaN基板を用いることができる。
【図面の簡単な説明】
【0038】
【図1】本発明の実施の形態1に係る半導体装置を示す断面図である。
【図2】本発明の実施の形態2に係る半導体装置を示す断面図である。
【図3】本発明の実施の形態3に係る半導体装置を示す断面図である。
【図4】本発明の実施の形態4に係る半導体装置を示す断面図である。
【図5】本発明の実施の形態5に係る半導体装置を示す断面図である。
【図6】本発明の実施の形態6に係る半導体装置を示す断面図である。
【図7】本発明の実施の形態7に係る半導体装置の製造方法を説明するための断面図である。
【図8】本発明の実施の形態7に係る半導体装置の製造方法を説明するための断面図である。
【図9】本発明の実施の形態7に係る半導体装置の製造方法を説明するための断面図である。
【図10】本発明の実施の形態8に係る半導体装置を示す断面図である。
【図11】本発明の実施の形態9に係る半導体装置を示す断面図である。
【図12】本発明の実施の形態10に係る半導体装置の製造方法を説明するための断面図である。
【図13】本発明の実施の形態10に係る半導体装置の製造方法を説明するための断面図である。
【図14】本発明の実施の形態10に係る半導体装置の製造方法を説明するための断面図である。
【符号の説明】
【0039】
10 GaAs基板(基板)
12 ソース電極(表面電極)
18 ビアホール
20 ストレス緩和層
22 Auメッキ
24 Niメッキ
26 AuSn膜
28 レジスト
30 第1の凹部
32 第1のAuメッキ
34 第2の凹部
36 第2のAuメッキ
【技術分野】
【0001】
本発明は、後工程の熱によるクラックの発生を抑制し、製造歩留り及び製品品質を向上することができる半導体装置及びその製造方法に関するものである。
【背景技術】
【0002】
半導体基板の表面のソース電極と、裏面電極であるAuメッキとがビアホールを通って接続されたSIV(Source Island Viahole)構造を有する半導体装置が提案されている(例えば、特許文献1参照)。
【0003】
【特許文献1】特開2006−210745号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
SIV構造を有する半導体装置の裏面電極をAuSn半田やAuGa半田を用いてパッケージ内の電極に接続する際、半田の熱により半導体装置が急激に熱せられる。このため、半導体基板とAuメッキの熱膨張率の差によるストレスの影響を受け易いビアホール近辺においてクラックが発生し、製造歩留りが大幅に低下し、製品品質が著しく低下するという問題があった。
【0005】
本発明は、上述のような課題を解決するためになされたもので、その目的は、後工程の熱によるクラックの発生を抑制し、製造歩留り及び製品品質を向上することができる半導体装置及びその製造方法を得るものである。
【課題を解決するための手段】
【0006】
第1の発明は、Gaを含む化合物半導体からなる基板と、前記基板の表面上に形成された表面電極と、前記基板の裏面から前記表面電極に達するビアホールと、前記基板の裏面上及び前記ビアホール内に形成され、線膨張係数が6×10−6〜14×10−6/Kの金属材料からなるストレス緩和層と前記基板の裏面上及び前記ビアホール内に、前記ストレス緩和層を介して形成されたAuメッキとを備えることを特徴とする半導体装置である。
【0007】
第2の発明は、Gaを含む化合物半導体からなる基板と、前記基板の表面上に形成された表面電極と、前記基板の表面に形成された第1の凹部と、前記基板の表面上及び前記第1の凹部内に形成され、前記表面電極に接続された第1のAuメッキと、前記基板の裏面から前記第1の凹部に達する第2の凹部と、前記基板の裏面上及び前記第2の凹部内に形成され、線膨張係数が6×10−6〜14×10−6/Kの金属材料からなるストレス緩和層と、前記基板の裏面上及び前記第2の凹部内に、前記ストレス緩和層を介して形成された第2のAuメッキとを備えることを特徴とする半導体装置である。
【0008】
第3の発明は、Gaを含む化合物半導体からなる基板の表面上に表面電極を形成する工程と、前記基板の裏面上に、開口を有するレジストを形成する工程と、前記レジストをマスクとして前記基板を裏面側からエッチングして、前記表面電極に達するビアホールを形成する工程と、前記基板の裏面上及び前記ビアホール内に、線膨張係数が6×10−6〜14×10−6/Kの金属材料からなるストレス緩和層を形成する工程と、前記基板の裏面上及び前記ビアホール内に、前記ストレス緩和層を介してAuメッキを形成する工程とを備え、前記ビアホールを形成する際に、臭化物系エッチング液を用いたウェットエッチングにより、前記基板の裏面における前記ビアホールの開口部を、曲率半径5μm〜100μmの曲面状に加工することを特徴とする半導体装置の製造方法である。
【0009】
第4の発明は、Gaを含む化合物半導体からなる基板の表面上に表面電極を形成する工程と、前記基板の表面に第1の凹部を形成する工程と、前記基板の表面上及び前記第1の凹部内に、前記表面電極に接続された第1のAuメッキを形成する工程と、前記基板の裏面上に、開口を有するレジストを形成する工程と、前記レジストをマスクとして前記基板を裏面側からエッチングして、前記第1の凹部に達する第2の凹部を形成する工程と、前記基板の裏面上及び前記第2の凹部内に、線膨張係数が6×10−6〜14×10−6/Kの金属材料からなるストレス緩和層を形成する工程と、前記基板の裏面上及び前記第2の凹部内に、前記ストレス緩和層を介して第2のAuメッキを形成する工程とを備え、前記第2の凹部を形成する際に、臭化物系エッチング液を用いたウェットエッチングにより、前記基板の裏面における前記第2の凹部の開口部を、曲率半径5μm〜100μmの曲面状に加工することを特徴とする半導体装置の製造方法である。
【発明の効果】
【0010】
本発明により、後工程の熱によるクラックの発生を抑制し、製造歩留り及び製品品質を向上することができる。
【発明を実施するための最良の形態】
【0011】
実施の形態1.
図1は、本発明の実施の形態1に係る半導体装置を示す断面図である。30μm〜300μmに薄板化されたGaAs基板10(基板)の表面上に、オーミック電極であるソース電極12(表面電極)及びドレイン電極14、ショットキー電極であるゲート電極16が形成されている。
【0012】
GaAs基板10の裏面からソース電極12の直下に達するようにビアホール18が形成されている。GaAs基板10の裏面上及びビアホール18内にストレス緩和層20が形成されている。GaAs基板10の裏面上及びビアホール18内に、ストレス緩和層20を介して、裏面電極となるAuメッキ22が形成されている。Auメッキ22は、ビアホール18を通ってソース電極12と接続されている。
【0013】
ストレス緩和層20は、線膨張係数がGaAs基板10とAuメッキ22の中間の値の金属材料、即ち線膨張係数が6×10−6〜14×10−6/Kの金属材料からなる。本実施の形態では、Ti、Pt、Niなどの金属材料からなる単層のストレス緩和層20が蒸着、スパッタ、メッキなどの成膜方法により形成されている。
【0014】
上記のようにストレス緩和層20を設けたことで、後工程で熱が加わった場合でもGaAs基板10とAuメッキ22の熱膨張率の差によるストレスを緩和できるため、後工程の熱によるクラックの発生を抑制し、製造歩留り及び製品品質を向上することができる。
【0015】
実施の形態2.
図2は、本発明の実施の形態2に係る半導体装置を示す断面図である。ストレス緩和層20が複数層で形成されていること以外は実施の形態1と同様である。これにより、実施の形態1よりも柔軟な構造となるため、より効果的にクラックの発生を抑制することができる。
【0016】
実施の形態3.
図3は、本発明の実施の形態3に係る半導体装置を示す断面図である。ビアホール18内及びビアホール18近傍においてAuメッキ22上にNiメッキ24が形成されている。その他の構成は実施の形態1と同様である。
【0017】
Niメッキ24はAuSnやAuGaと交わりにくい。このため、半導体装置をこれらの半田を用いてパッケージに固定する際に、半田がビアホール18内へ浸入するのを抑制することができる。従って、ビアホール18内における半田の熱膨張によるクラックの発生を抑制することができる。その他、実施の形態1と同様の効果も得ることができる。
【0018】
実施の形態4.
図4は、本発明の実施の形態4に係る半導体装置を示す断面図である。ビアホール18内及びビアホール18近傍においてAuメッキ22上にNiメッキ24が形成されている。その他の構成は実施の形態2と同様である。これにより、実施の形態2,3と同様の効果を得ることができる。
【0019】
実施の形態5.
図5は、本発明の実施の形態5に係る半導体装置を示す断面図である。Auメッキ22上にAuSn膜26が蒸着法により形成されている。なお、AuSn膜26の代わりにAuGa膜を形成してもよい。その他の構成は実施の形態2と同様である。
【0020】
後工程において、半導体装置全体を緩やかに昇温してAuSn膜26を溶融することによりパッケージ内への固定ができる。従って、急激な熱ストレスが発生するAuSn半田を用いなくてもよいため、クラックの発生を抑制することができる。その他、実施の形態2と同様の効果を得ることができる。
【0021】
実施の形態6.
図6は、本発明の実施の形態6に係る半導体装置を示す断面図である。ビアホール18内及びビアホール18近傍においてAuメッキ22上にNiメッキ24が形成されている。その他の構成は実施の形態5と同様である。このNiメッキ24により、AuSn膜26の溶融時にビアホール18内のAuSn膜26をビアホール18の外に排出することができる。従って、ビアホール18内でのAuSn膜26の熱膨張によるクラックの発生を抑制することができる。その他、実施の形態5と同様の効果を得ることができる。
【0022】
実施の形態7.
本発明の実施の形態7に係る半導体装置の製造方法について図面を用いて説明する。まず、図7に示すように、GaAs基板10(基板)の表面上に、オーミック電極であるソース電極12(表面電極)及びドレイン電極14、ショットキー電極であるゲート電極16を形成する。そして、GaAs基板10の裏面上に、開口を有するレジスト28を形成する。
【0023】
次に、図8に示すように、レジスト28をマスクとしてGaAs基板10を裏面側からエッチングして、ソース電極12に達するビアホールを形成する。この際に、臭化物系エッチング液を用いたウェットエッチングにより、GaAs基板10の裏面におけるビアホール18の開口部を、曲率半径5μm〜100μmの曲面状に加工する。その後、レジスト28を除去する。
【0024】
次に、図9に示すように、GaAs基板10の裏面上及びビアホール18内に、線膨張係数が6×10−6〜14×10−6/Kの金属材料からなるストレス緩和層20を形成する。そして、GaAs基板10の裏面上及びビアホール18内に、ストレス緩和層20を介して、裏面電極となるAuメッキ22を形成する。
【0025】
このようにビアホール18の開口部を曲率半径5μm〜100μmの曲面状に加工することにより、ストレスがビアホール18近辺に集中するのを防ぐことができるため、クラックの発生を更に抑制することができる。
【0026】
実施の形態8.
図10は、本発明の実施の形態8に係る半導体装置を示す断面図である。30μm〜300μmに薄板化されたGaAs基板10(基板)の表面上に、オーミック電極であるソース電極12(表面電極)及びドレイン電極14、ショットキー電極であるゲート電極16が形成されている。
【0027】
GaAs基板10の表面に第1の凹部30が形成されている。GaAs基板10の表面上及び第1の凹部30内に第1のAuメッキ32が形成されている。第1のAuメッキ32はソース電極12に接続されている。
【0028】
GaAs基板10の裏面から第1の凹部30に達するように第2の凹部34が形成されている。GaAs基板10の裏面上及び第2の凹部34内に複数層のストレス緩和層20が形成されている。GaAs基板10の裏面上及び第2の凹部34内に、ストレス緩和層20を介して第2のAuメッキ36が形成されている。
【0029】
ストレス緩和層20は、線膨張係数がGaAs基板10と第2のAuメッキ36の中間の値の金属材料、即ち線膨張係数が6×10−6〜14×10−6/Kの金属材料からなる。本実施の形態では、Ti、Pt、Niなどの金属材料からなる複数層のストレス緩和層20が蒸着、スパッタ、メッキなどの成膜方法により形成されている。
【0030】
上記のようにストレス緩和層20を設けたことで、後工程で熱が加わった場合でもGaAs基板10と第2のAuメッキ36の熱膨張率の差によるストレスを緩和できるため、後工程の熱によるクラックの発生を抑制し、製造歩留り及び製品品質を向上することができる。
【0031】
また、第2の凹部34の外側において第2のAuメッキ36上にAuSn膜26が蒸着法により形成されている。なお、AuSn膜26の代わりにAuGa膜を形成してもよい。これにより、後工程において、半導体装置全体を緩やかに昇温してAuSn膜26を溶融することによりパッケージ内への固定ができる。従って、急激な熱ストレスが発生するAuSn半田を用いなくてもよいため、クラックの発生を抑制することができる。
【0032】
実施の形態9.
図11は、本発明の実施の形態9に係る半導体装置を示す断面図である。第2の凹部34内及び第2の凹部34近傍において第2のAuメッキ36上にNiメッキ24が形成されている。その他の構成は実施の形態8と同様である。これにより、後工程においてAuSn膜26が第2の凹部34内へ浸入するのを抑制することができる。従って、第2の凹部34内でのAuSn膜26の熱膨張によるクラックの発生を抑制することができる。
【0033】
実施の形態10.
本発明の実施の形態10に係る半導体装置の製造方法について図面を用いて説明する。まず、図12に示すように、GaAs基板10(基板)の表面上に、オーミック電極であるソース電極12(表面電極)及びドレイン電極14、ショットキー電極であるゲート電極16を形成する。GaAs基板10の表面に第1の凹部30を形成する。GaAs基板10の表面上及び第1の凹部30内に、ソース電極12に接続された第1のAuメッキ32を形成する。そして、GaAs基板10の裏面上に、開口を有するレジスト28を形成する。
【0034】
次に、図13に示すように、レジスト28をマスクとしてGaAs基板10を裏面側からエッチングして、第1の凹部30に達する第2の凹部34を形成する。この際に、臭化物系エッチング液を用いたウェットエッチングにより、GaAs基板10の裏面における第2の凹部34の開口部を、曲率半径5μm〜100μmの曲面状に加工する。その後、レジスト28を除去する。
【0035】
次に、図14に示すように、GaAs基板10の裏面上及び第2の凹部34内に、線膨張係数が6×10−6〜14×10−6/Kの金属材料からなるストレス緩和層20を形成する。そして、GaAs基板10の裏面上及び第2の凹部34内に、ストレス緩和層20を介して、裏面電極となる第2のAuメッキ36を形成する。第2の凹部34の外側において第2のAuメッキ36上にAuSn膜26を蒸着法により形成する。
【0036】
上記のように第2の凹部34の開口部を曲率半径5μm〜100μmの曲面状に加工することにより、ストレスが第2の凹部34近辺に集中するのを防ぐことができるため、クラックの発生を更に抑制することができる。
【0037】
なお、上記の実施の形態1〜10では基板としてGaAs基板10を用いたが、これに限らず、Gaを含む化合物半導体からなる基板、例えばGaN基板を用いることができる。
【図面の簡単な説明】
【0038】
【図1】本発明の実施の形態1に係る半導体装置を示す断面図である。
【図2】本発明の実施の形態2に係る半導体装置を示す断面図である。
【図3】本発明の実施の形態3に係る半導体装置を示す断面図である。
【図4】本発明の実施の形態4に係る半導体装置を示す断面図である。
【図5】本発明の実施の形態5に係る半導体装置を示す断面図である。
【図6】本発明の実施の形態6に係る半導体装置を示す断面図である。
【図7】本発明の実施の形態7に係る半導体装置の製造方法を説明するための断面図である。
【図8】本発明の実施の形態7に係る半導体装置の製造方法を説明するための断面図である。
【図9】本発明の実施の形態7に係る半導体装置の製造方法を説明するための断面図である。
【図10】本発明の実施の形態8に係る半導体装置を示す断面図である。
【図11】本発明の実施の形態9に係る半導体装置を示す断面図である。
【図12】本発明の実施の形態10に係る半導体装置の製造方法を説明するための断面図である。
【図13】本発明の実施の形態10に係る半導体装置の製造方法を説明するための断面図である。
【図14】本発明の実施の形態10に係る半導体装置の製造方法を説明するための断面図である。
【符号の説明】
【0039】
10 GaAs基板(基板)
12 ソース電極(表面電極)
18 ビアホール
20 ストレス緩和層
22 Auメッキ
24 Niメッキ
26 AuSn膜
28 レジスト
30 第1の凹部
32 第1のAuメッキ
34 第2の凹部
36 第2のAuメッキ
【特許請求の範囲】
【請求項1】
Gaを含む化合物半導体からなる基板と、
前記基板の表面上に形成された表面電極と、
前記基板の裏面から前記表面電極に達するビアホールと、
前記基板の裏面上及び前記ビアホール内に形成され、線膨張係数が6×10−6〜14×10−6/Kの金属材料からなるストレス緩和層と
前記基板の裏面上及び前記ビアホール内に、前記ストレス緩和層を介して形成されたAuメッキとを備えることを特徴とする半導体装置。
【請求項2】
前記ビアホール内において前記Auメッキ上に形成されたNiメッキを更に備えることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記Auメッキ上に形成されたAuSn膜又はAuGa膜を更に備えることを特徴とする請求項1又は2に記載の半導体装置。
【請求項4】
前記基板の裏面における前記ビアホールの開口部は、曲率半径5μm〜100μmの曲面状に加工されていることを特徴とする請求項1〜3の何れか1項に記載の半導体装置。
【請求項5】
Gaを含む化合物半導体からなる基板と、
前記基板の表面上に形成された表面電極と、
前記基板の表面に形成された第1の凹部と、
前記基板の表面上及び前記第1の凹部内に形成され、前記表面電極に接続された第1のAuメッキと、
前記基板の裏面から前記第1の凹部に達する第2の凹部と、
前記基板の裏面上及び前記第2の凹部内に形成され、線膨張係数が6×10−6〜14×10−6/Kの金属材料からなるストレス緩和層と、
前記基板の裏面上及び前記第2の凹部内に、前記ストレス緩和層を介して形成された第2のAuメッキとを備えることを特徴とする半導体装置。
【請求項6】
前記第2の凹部内において前記第2のAuメッキ上に形成されたNiメッキを更に備えることを特徴とする請求項5に記載の半導体装置。
【請求項7】
前記第2の凹部の外側において前記第2のAuメッキ上に形成されたAuSn膜又はAuGa膜を更に備えることを特徴とする請求項5又は6に記載の半導体装置。
【請求項8】
前記基板の裏面における前記第2の凹部の開口部は、曲率半径5μm〜100μmの曲面状に加工されていることを特徴とする請求項5〜7の何れか1項に記載の半導体装置。
【請求項9】
Gaを含む化合物半導体からなる基板の表面上に表面電極を形成する工程と、
前記基板の裏面上に、開口を有するレジストを形成する工程と、
前記レジストをマスクとして前記基板を裏面側からエッチングして、前記表面電極に達するビアホールを形成する工程と、
前記基板の裏面上及び前記ビアホール内に、線膨張係数が6×10−6〜14×10−6/Kの金属材料からなるストレス緩和層を形成する工程と、
前記基板の裏面上及び前記ビアホール内に、前記ストレス緩和層を介してAuメッキを形成する工程とを備え、
前記ビアホールを形成する際に、臭化物系エッチング液を用いたウェットエッチングにより、前記基板の裏面における前記ビアホールの開口部を、曲率半径5μm〜100μmの曲面状に加工することを特徴とする半導体装置の製造方法。
【請求項10】
Gaを含む化合物半導体からなる基板の表面上に表面電極を形成する工程と、
前記基板の表面に第1の凹部を形成する工程と、
前記基板の表面上及び前記第1の凹部内に、前記表面電極に接続された第1のAuメッキを形成する工程と、
前記基板の裏面上に、開口を有するレジストを形成する工程と、
前記レジストをマスクとして前記基板を裏面側からエッチングして、前記第1の凹部に達する第2の凹部を形成する工程と、
前記基板の裏面上及び前記第2の凹部内に、線膨張係数が6×10−6〜14×10−6/Kの金属材料からなるストレス緩和層を形成する工程と、
前記基板の裏面上及び前記第2の凹部内に、前記ストレス緩和層を介して第2のAuメッキを形成する工程とを備え、
前記第2の凹部を形成する際に、臭化物系エッチング液を用いたウェットエッチングにより、前記基板の裏面における前記第2の凹部の開口部を、曲率半径5μm〜100μmの曲面状に加工することを特徴とする半導体装置の製造方法。
【請求項1】
Gaを含む化合物半導体からなる基板と、
前記基板の表面上に形成された表面電極と、
前記基板の裏面から前記表面電極に達するビアホールと、
前記基板の裏面上及び前記ビアホール内に形成され、線膨張係数が6×10−6〜14×10−6/Kの金属材料からなるストレス緩和層と
前記基板の裏面上及び前記ビアホール内に、前記ストレス緩和層を介して形成されたAuメッキとを備えることを特徴とする半導体装置。
【請求項2】
前記ビアホール内において前記Auメッキ上に形成されたNiメッキを更に備えることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記Auメッキ上に形成されたAuSn膜又はAuGa膜を更に備えることを特徴とする請求項1又は2に記載の半導体装置。
【請求項4】
前記基板の裏面における前記ビアホールの開口部は、曲率半径5μm〜100μmの曲面状に加工されていることを特徴とする請求項1〜3の何れか1項に記載の半導体装置。
【請求項5】
Gaを含む化合物半導体からなる基板と、
前記基板の表面上に形成された表面電極と、
前記基板の表面に形成された第1の凹部と、
前記基板の表面上及び前記第1の凹部内に形成され、前記表面電極に接続された第1のAuメッキと、
前記基板の裏面から前記第1の凹部に達する第2の凹部と、
前記基板の裏面上及び前記第2の凹部内に形成され、線膨張係数が6×10−6〜14×10−6/Kの金属材料からなるストレス緩和層と、
前記基板の裏面上及び前記第2の凹部内に、前記ストレス緩和層を介して形成された第2のAuメッキとを備えることを特徴とする半導体装置。
【請求項6】
前記第2の凹部内において前記第2のAuメッキ上に形成されたNiメッキを更に備えることを特徴とする請求項5に記載の半導体装置。
【請求項7】
前記第2の凹部の外側において前記第2のAuメッキ上に形成されたAuSn膜又はAuGa膜を更に備えることを特徴とする請求項5又は6に記載の半導体装置。
【請求項8】
前記基板の裏面における前記第2の凹部の開口部は、曲率半径5μm〜100μmの曲面状に加工されていることを特徴とする請求項5〜7の何れか1項に記載の半導体装置。
【請求項9】
Gaを含む化合物半導体からなる基板の表面上に表面電極を形成する工程と、
前記基板の裏面上に、開口を有するレジストを形成する工程と、
前記レジストをマスクとして前記基板を裏面側からエッチングして、前記表面電極に達するビアホールを形成する工程と、
前記基板の裏面上及び前記ビアホール内に、線膨張係数が6×10−6〜14×10−6/Kの金属材料からなるストレス緩和層を形成する工程と、
前記基板の裏面上及び前記ビアホール内に、前記ストレス緩和層を介してAuメッキを形成する工程とを備え、
前記ビアホールを形成する際に、臭化物系エッチング液を用いたウェットエッチングにより、前記基板の裏面における前記ビアホールの開口部を、曲率半径5μm〜100μmの曲面状に加工することを特徴とする半導体装置の製造方法。
【請求項10】
Gaを含む化合物半導体からなる基板の表面上に表面電極を形成する工程と、
前記基板の表面に第1の凹部を形成する工程と、
前記基板の表面上及び前記第1の凹部内に、前記表面電極に接続された第1のAuメッキを形成する工程と、
前記基板の裏面上に、開口を有するレジストを形成する工程と、
前記レジストをマスクとして前記基板を裏面側からエッチングして、前記第1の凹部に達する第2の凹部を形成する工程と、
前記基板の裏面上及び前記第2の凹部内に、線膨張係数が6×10−6〜14×10−6/Kの金属材料からなるストレス緩和層を形成する工程と、
前記基板の裏面上及び前記第2の凹部内に、前記ストレス緩和層を介して第2のAuメッキを形成する工程とを備え、
前記第2の凹部を形成する際に、臭化物系エッチング液を用いたウェットエッチングにより、前記基板の裏面における前記第2の凹部の開口部を、曲率半径5μm〜100μmの曲面状に加工することを特徴とする半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2010−3796(P2010−3796A)
【公開日】平成22年1月7日(2010.1.7)
【国際特許分類】
【出願番号】特願2008−160147(P2008−160147)
【出願日】平成20年6月19日(2008.6.19)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
【公開日】平成22年1月7日(2010.1.7)
【国際特許分類】
【出願日】平成20年6月19日(2008.6.19)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
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