【課題】半導体素子のビアファーストを用いたデュアル・ダマシン構造のパターニングの方法において、レジスト汚染と低ｋ誘電体絶縁材料の損傷を避けるか、少なくとも最小にする方法を提供する。
【解決手段】低ｋ誘電体絶縁層５にエッチングによりホールを形成し、ホールにギャップ充填材料を堆積し部分的に除去する。この上に金属ハードマスク８と結像材料９を堆積し、トレンチパターンを金属ハードマスクに形成する。結像材料とギャップ充填材料を除去し、金属ハードマスクを用いて無酸素プラズマにより低ｋ誘電体絶縁層をエッチングすることによりトレンチを形成する。トレンチとホールにバリア層と銅を堆積し平坦化する。 （もっと読む）

【課題】 周辺回路領域の電気的構成要素を形成する際に、設計マージンの減少を極力抑制できるようにする。
【解決手段】 周辺回路領域Ｐにおいて、シリコン窒化膜１８が孔部１９の内側壁面で且つ接続配線層１７の外側壁面に形成されているため、隣接するコンタクト形成領域ＣＰおよびＣＰ間の平面的な最短距離が従来に比較して短くなったとしても形成位置およびその形成領域を極力調整することができ、周辺回路領域Ｐにおける設計マージンの減少を極力抑制できるようになる。 （もっと読む）

【課題】配線材料となるＣｕの拡散を防止し、配線間リークが少なく、又、凹凸が少なく、それだけ信頼性が高く、更には配線プロセスが簡略化され、コストがそれだけ低廉なものになる半導体装置を提供することである。
【解決手段】基板１と、前記基板１上に設けられたＣｕ配線層８，１９と、前記Ｃｕ配線層８，１９上に設けられた層間絶縁層９，２０とを具備する半導体装置であって、前記層間絶縁層９、２０がＣｕ拡散防止機能を有する塗布型絶縁膜である。 （もっと読む）

【課題】 強誘電体キャパシタのダメージを防止しながら、安定した特性を得ることができる半導体装置及びその製造方法を提供する。
【解決手段】 配線より厚いＡｌ₂Ｏ₃膜４１を保護膜として形成した後、ＣＭＰにより、導電性バリア膜１８が露出するまでＡｌ₂Ｏ₃膜４１を研磨する。つまり、Ａｌ₂Ｏ₃膜４１に対して、導電性バリア膜１８をストッパ膜としてＣＭＰを行う。次に、例えば高密度プラズマ法によりシリコン酸化膜１９を全面に形成し、その表面を平坦化する。次いで、シリコン酸化膜１９上に、水素及び水分の侵入を防止する保護膜としてＡｌ₂Ｏ₃膜２０を形成する。更に、Ａｌ₂Ｏ₃膜２０上に、例えば高密度プラズマ法によりシリコン酸化膜２３を形成する。その後、シリコン酸化膜２３、Ａｌ₂Ｏ₃膜２０及びシリコン酸化膜１９に、導電性バリア膜１８まで到達するビアホールを形成し、その内部にＷプラグ２４を埋め込む。 （もっと読む）

電子デバイスの製造において１つもしくはそれ以上の層を形成するために用いられる硬化性オルガノシリケート組成物であって、（ａ）ケイ素原子に結合し、かつ、エチレン系不飽和を含有する少なくとも１つの基を有するアルコキシまたはアシルオキシシラン、（ｂ）ケイ素原子に結合し、かつ、芳香環を含有する少なくとも１つの基を有するアルコキシまたはアシルオキシシラン、（ｃ）潜在性酸触媒、および（ｄ）場合によりケイ素原子に結合した少なくとも１つのＣ_１〜Ｃ_６アルキル基を有するアルコキシまたはアシルオキシシランを含む組成物。 （もっと読む）

本発明は、集積回路ダイ上に導電性配線部を形成するためのデュアルダマシン方法に関するものである。この方法は、１本のビア開口（３０）がその後形成される、多孔質の超ｌｏｗ−ｋ（ＵＬＫ）誘電材料からなる層（１６）を設ける工程を具える。熱分解性高分子「ポロゲン」材料（４２）は、前記多孔質のＵＬＫ誘電材料内に深く浸透するように、前記開口（３０）の側壁部に適用され（、それによって気孔をシールし、気孔の密度を増加させ）る。導電材料（３６）が前記開口（３０）を用いて設けられ、化学機械研磨（ＣＭＰ）を用いて研磨されると、完成した構造に硬化工程が施されて、前記ＵＬＫ誘電層（１６）とともにポロゲン材料（４４）を分解と蒸発させ、それによって、前記誘電層（１６）の気孔率（およびｌｏｗ−ｋ値）に回復する。
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【課題】半導体装置及びその製造方法に関し、銅配線上の酸化銅を十分に除去しつつ、水分及びＣｕ拡散防止用の絶縁膜を低誘電率絶縁材料により形成しうる半導体装置及びその製造方法を提供する。
【解決手段】表面に酸化銅膜が形成された銅配線上に、銅に対して拡散バリア性を有するシリコン化合物と、酸化銅を還元する有機化合物とを含む絶縁膜形成用組成物を塗布する工程と、熱処理により、有機化合物によって酸化銅膜を還元して除去するとともに、シリコン化合物を硬化してシリコン化合物よりなる絶縁膜を形成する工程とを有する。 （もっと読む）

【課題】 プラグと配線との接続抵抗および絶縁膜の誘電率を効果的に低下させる。
【解決手段】 半導体装置１００は、半導体基板（不図示）と、半導体基板の上部に設けられ、銅含有金属により構成される第一配線１０８と、第一配線１０８の上部に設けられ、第一配線１０８に接続する導電性の第一プラグ１１４と、第一配線１０８の上部において、第一プラグ１１４が設けられた領域以外の領域に設けられたＣｕシリサイド層１１１と、第一プラグ１１４の上部に設けられたＣｕシリサイド層１１７と、第一配線１０８の側面から第一プラグ１１４の側面にわたって形成されるとともに、第一配線１０８の側面と、第一配線１０８の上部と、第一プラグ１１４の側面とを被覆する第一ポーラスＭＳＱ膜１０５と、を含む配線構造を有する。 （もっと読む）

【課題】 機械的特性を改善するために内部に埋め込まれたナノ層を有する低ｋ誘電体ＣＶＤ膜の形成方法を提供すること
【解決手段】 約１×１０^−１０ｍ／秒又はそれ以上の亀裂速度を有する１つ又は複数の膜（１４）と、この１つ又は複数の膜（１４）内にあるか又はそれに直接接触した少なくとも１つのナノ層（１６）を含む材料スタック（１２）が提供され、ここで少なくとも１つのナノ層（１６）は、材料スタック（１２）の亀裂速度を１×１０^−１０ｍ／秒より小さな値に減少させる。１つ又は複数の膜（１４）は、低ｋ誘電体に限定されず、金属のような材料を含むことができる。好ましい実施形態においては、約３．０又はそれ以下の有効誘電率ｋを有する低ｋ誘電体スタック（１２）が提供されるが、そのスタック（１２）の機械的特性は、少なくとも１つのナノ層（１６）を誘電体スタック（１２）内に導入することによって改善される。機械的特性の改善は、スタック（１２）内の膜の誘電率を著しく増大させることなく、また本発明の誘電体スタック（１２）に何らかの後処理ステップを施すことを必要とせずに、達成される。 （もっと読む）

【課題】 誘電率が２．７以下であり、弾性計数および硬度の改善等、機械的特性を向上させた超低誘電率（ｋ）膜、および、かかる膜の製造方法を提供すること。
【解決手段】 本発明は、弾性係数および硬度が改善した多相超低ｋ膜、ならびにこれを形成するための様々な方法を提供する。多相超低ｋ誘電膜は、Ｓｉ、Ｃ、Ｏ、およびＨの原子を含み、誘電率が約２．４以下であり、ナノサイズの孔または空隙を有し、弾性係数が約５以上であり、硬度が約０．７以上である。好適な多相超低ｋ誘電膜は、Ｓｉ、Ｃ、Ｏ、およびＨの原子を含み、誘電率が約２．２以下であり、ナノサイズの孔または空隙を有し、弾性係数が約３以上であり、硬度が約０．３以上である。
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【課題】 Ｌｏｗ−ｋ絶縁膜のエッチング時の表面荒れを抑制する。
【解決手段】 下層側のＣｕ配線が形成された層、ＳｉＣ膜１およびＳｉＯＣ膜２の積層構造に対し、ＳｉＯＣ膜２をエッチングしてＳｉＣ膜１に達するビアホール用の開口部５を形成し、開口部５に連通する配線溝６ａ，６ｂを形成した後に、その開口部５の底のＳｉＣ膜１をエッチングしてビアホールを形成する際に、そのビアホールおよび配線溝６ａ，６ｂの表面にエッチング生成物の堆積膜を形成する。この堆積膜によってビアホールおよび配線溝６ａ，６ｂが形成されたＳｉＯＣ膜２のエッチングプラズマに晒された表面を平坦化する。その後は、Ｔａ膜の形成、メッキＣｕの埋め込みを行ってビアおよび上層側のＣｕ配線を形成する。 （もっと読む）

集積回路内のデュアルダマシン構造のコンフォーマルなライニングのための方法および構造を提供する。好ましい実施形態は、多孔性物質で形成された開口を覆うコンフォーマルなライニングの提供に向けられる。トレンチが絶縁層内に形成される（１００）。その後、その層が、特別のプラズマプロセスで適切に処理される（１０１）。このプラズマプロセスに引き続き、自己制限的、自己飽和的原子層堆積（ＡＬＤ）反応（１１５）が、細孔の著しい埋め込みなしに起こり、改善された相互接続を形成する。 （もっと読む）

【課題】 良好な電子特性及び機械的特性を示す、多孔質の低ｋ又は超低ｋ誘電体膜を提供すること。
【解決手段】 約３．０未満の誘電率と、より度合いが大きい結晶結合相互作用と、従来技術のＳｉＣＯＨ誘電体と比べて、より多くのメチル末端基などの炭素と、より少ないメチレン、−ＣＨ_２−架橋基とを有する、共有結合三次元ネットワーク構造において、Ｓｉ、Ｃ、Ｏ及びＨの原子（以下、「ＳｉＣＯＨ」）を含む多孔質低ｋ又は超低ｋ誘電体膜が提供される。ＳｉＣＯＨ誘電体は、約１．４０未満のＣＨ_３＋ＣＨ_２伸縮についてのピーク面積と、約０．２０未満のＳｉＨ伸縮についてのピーク面積と、約２．０より大きいＳｉＣＨ_３結合についてのピーク面積と、約６０より大きいＳｉ−Ｏ−Ｓｉ結合についてのピーク面積とを含むＦＴＩＲスペクトルと、約２０％より大きい多孔度とを有するものとして特徴付けられる。 （もっと読む）

【課題】 高い歩留まりを確保しつつ、キャパシタの容量を増加させることが可能な半導体装置及びその製造方法を提供する。
【解決手段】 複数の蓄積電極１２４と、前記蓄積電極１２４の表面を覆う容量絶縁膜１２０と、前記複数の蓄積電極１２４の間に設けられたプレート電極１１８とを含むキャパシタ層１１が複数積層され（１１，１２，・・・，１ｎ）、積層された各キャパシタ層のプレート電極及び対応する蓄積電極が互いに電気的に接続されている。 （もっと読む）

【課題】 異なる幅の配線が隣接して形成される場合、各配線の寸法精度を向上することが困難であった。
【解決手段】 半導体基板１上に第１の絶縁膜２、第１の導電膜３、第３の絶縁膜４、第２の導電膜５，６、第２の絶縁膜７を順次形成し、第２の絶縁膜上にメモリセルのゲートの幅に対応した第１の幅を有する第１のレジストを第１の間隔で周期的に形成し、第１のレジストを用いて、少なくとも第２の絶縁膜７をパターニングして第２の絶縁膜を含むマスクパターンを形成し、メモリセルのゲートより幅の広いセレクトゲートの形成領域におけるマスクパターンのスペースに選択的に第２のレジスト９を形成し、第２のレジスト及びマスクパターンを用いて、第１の導電膜をパターニングする。 （もっと読む）

【課題】相互接続構造およびセンシング構造を含む電子構造中で使用するための高い皮膜引張強さを有する低ｋ誘電体材料を提供すること。
【解決手段】この低ｋ誘電体材料は、Ｓｉ、Ｃ、ＯおよびＨ原子を含み、Ｃ原子の一部分がＳｉ−ＣＨ_３官能基として結合されており、Ｃ原子の別の部分がＳｉ−Ｒ−Ｓｉとして結合されており、Ｒが、フェニル、−［ＣＨ_２］_ｎ−（ｎは１以上）、ＨＣ＝ＣＨ、Ｃ＝ＣＨ_２、Ｃ≡Ｃまたは［Ｓ］_ｎ結合（ｎは先に定義したとおり）である。 （もっと読む）

【課題】２つのＭＯＳトランジスタの間の自己整合コンタクトを形成する改良された方法を提供する。
【解決手段】ポリサイドゲート３１５，３３５，４１５，４３５を覆って二酸化珪素による層間絶縁膜３３０，４３０，５３０を形成する。前記ポリサイドゲート上に窒化珪素によるキャップ３４５，４４５を形成する。前記キャップをマスクとして、前記層間絶縁膜５３０と誘電体層３１０をエッチングして自己整合コンタクトを形成する。 （もっと読む）

【課題】ハードマスクを形成する方法を提供する。
【解決手段】本発明は、基板上にポリマー性プレセラミック前駆体膜を付着させるステップと、ポリマー性プレセラミック前駆体膜を少なくとも１層のセラミック層に変換するステップであって、このセラミック層が、Ｓｉ_ｖＮ_ｗＣ_ｘＯ_ｙＨ_ｚであって０．１≦ｖ≦０．９、０≦ｗ≦０．５、０．０５≦ｘ≦０．９、０≦ｙ≦０．５、０．０５≦ｚ≦０．８でありｖ＋ｗ＋ｘ＋ｙ＋ｚ＝１とする組成を有するステップと、セラミック層上に、パターニングされたフォトレジストを形成するステップと、セラミック層を、下に在る基板の複数領域が露出するようにパターニングするステップであって、下に在る基板の残りの領域は、パターニングされたセラミック層によって保護されるステップと、下に在る基板の露出領域をエッチングするステップとを含む。本発明の別の態様は、Ｓｉ_ｖＮ_ｗＣ_ｘＯ_ｙＨ_ｚであって０．０５＜ｖ＜０．８、０＜ｗ＜０．９、０．０５＜ｘ＜０．８、０＜ｙ＜０．８、０．０５＜ｚ＜０．８でありｖ＋ｗ＋ｘ＋ｙ＋ｚ＝１とする組成を有する埋込みエッチング・ストッパ層である。
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キャパシタ誘電体膜の原料膜としてＰＬＺＴ膜（３０）を形成した後、ＰＬＺＴ膜（３０）上に上部電極膜３１を形成する。上部電極膜（３１）は互いに組成の異なる２層のＩｒＯｘ膜から構成する。続いて、半導体基板（１１）の背面の洗浄を行う。そして、上部電極膜（３１）上にＩｒ密着膜（３２）を形成する。このとき基板温度を４００℃以上とする。次に、ハードマスクとしてＴｉＮ膜及びＴＥＯＳ膜を順次形成する。このような方法では、Ｉｒ密着膜（３２）を形成するに当たって半導体基板（１１）の温度を４００℃以上に保持している間に、背面の洗浄後に上部電極膜（３１）上に残留していた炭素がチャンバ内に放出される。このため、その後に形成されるＴｉＮ膜とＩｒ密着膜（３２）との間の密着性が高くなり、ＴｉＮ膜の剥がれが生じにくくなる。
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【課題】配線を形成する絶縁膜を複数層に形成し、それぞれの絶縁膜に低誘電率、研磨ストッパー、エッチングストッパ等の機能を持たせることで、高性能な多層配線構造を有する半導体装置を高い歩留まりで製造することを可能とする。
【解決手段】第１絶縁膜１１と、第２絶縁膜１２と、第３絶縁膜１３とが積層され、前記積層された絶縁膜に形成された第１配線溝１７内に第１配線２１が形成される半導体装置であって、前記第１絶縁膜１１は前記積層した絶縁膜中で最も誘電率の低い膜からなり、前記第３絶縁膜１３は研磨ストッパーであり、前記第２絶縁膜１２はエッチングストッパである。 （もっと読む）