【課題】半導体装置に適用される比較的膜厚の厚い絶縁膜中の水素濃度を大幅に低減する。
【解決手段】半導体装置７０には、半導体基板１上に複数のメモリセルトランジスタが設けられる。ｎ型拡散層７、シャロートレンチアイソレーション（ＳＴＩ）２、及び絶縁膜６上と、側壁絶縁膜８の側面とには積層シリコン窒化膜９が形成される。メモリセルトランジスタのゲートの周囲に積層シリコン窒化膜９が設けられる。積層シリコン窒化膜９は、例えば膜厚が略１００ｎｍであり、ｎ層のシリコン窒化膜から構成される。ｎ層のシリコン窒化膜の膜厚は、それぞれ３ｎｍ以下に設定される。ｎ層のシリコン窒化膜は、それぞれ膜中の水素結合がプラズマ処理で置換され、水素が離脱され、膜中の水素濃度が大幅に低減されたシリコン窒化膜である。 （もっと読む）

【課題】ニッケルシリサイドを始め他の膜をエッチングすることなく、速やかに半導体装置に利用される側壁スペーサ等の薄膜を除去可能とする薄膜を提供すること。
【解決手段】半導体装置の製造過程で用いられる薄膜であって、薄膜は、ゲルマニウム、珪素、窒素、及び水素を含む。 （もっと読む）

【課題】 誘電率が約３．０以下の誘電材料（５２）を含む相互接続構造を提供する。
【解決手段】 この低ｋ誘電材料は、上面が埋め込まれた少なくとも１つの導電材料（６０）を有する。また、誘電材料は、貴金属キャップ（６２）の形成前に疎水性とされた表面層（５２Ｂ）を有する。貴金属キャップは、少なくとも１つの導電材料の上面上に直接に配置されている。誘電材料上に疎水性表面層が存在するために、貴金属キャップは、少なくとも１つの導電材料に隣接した誘電材料の疎水性表面層上に実質的に延出せず、この疎水性の誘電表面上に貴金属キャップ堆積からの貴金属残留物は存在しない。 （もっと読む）

【課題】欠陥を低減しつつ有機膜を平坦化して、高い歩留まりでデュアルダマシン配線を形成可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板上に設けられ凹部を有する絶縁膜の上に、溶剤と有機成分とを含む溶液を塗布して塗膜を形成する工程と、前記塗膜を、前記有機成分の架橋が終了しない第１の温度でベークして有機膜前駆体を得る工程と、前記有機膜前駆体を、樹脂粒子を含有するスラリーを用いて研磨して前記凹部内に残置する工程と、前記研磨に引き続いて、前記有機膜前駆体を前記第１の温度より高い第２の温度でベークして前記溶剤を除去し、前記凹部内に埋め込まれた第１の有機膜１９を得る工程と、前記第１の有機膜が埋め込まれた絶縁膜の上に、塗布法により第２の有機膜２０を形成して下層膜を得る工程と、前記下層膜の上に中間層２２及びレジスト膜２３を順次形成する工程と、前記レジスト膜をパターン露光する工程とを具備する。 （もっと読む）

【課題】配線に十分なＥＭ耐性を確保しつつ、配線層間・線間リークを低減しかつＴＤＤＢ寿命を向上することができるとともに、ビアエッチの際に高選択比を確保して高信頼性な配線を得ることができる半導体装置およびその製造方法を提供する。
【解決手段】シリコン基板上の第１の絶縁膜１に形成された配線溝Ｍ１と、配線溝Ｍ１側壁及び底部に形成されたタンタル系バリアメタル２ａと、タンタル系バリアメタル２ａに沿って配線溝Ｍ１を埋め込むように形成されたＣｕ膜２ｂと、Ｃｕ膜２ｂ表面に形成された銅とシリコンの合金層または銅とシリコンと窒素のＣｕＳｉＮ層３ａと、ＣｕＳｉＮ層３ａの上及び第１の絶縁膜１の上に形成され第１の絶縁膜１より高密度なＳｉＮｘ膜３ｄとを有する。 （もっと読む）

【課題】メモリセルアレイのメモリセルを選択する配線の抵抗率を低減することにより、配線中の電圧降下を低減し、消費電力を低減する半導体ラインの構造を提供する。
【解決手段】集積回路は、各メモリセルのアレイと半導体基板内に形成されたドープされた各半導体ライン２０２とを含む。上記ドープされた各半導体ライン２０２は、各メモリセルのロウに結合されている。上記集積回路は、上記ドープされた各半導体ライン２０２に接触している導電性クラッディング部２０３を含む。 （もっと読む）

本明細書には概して半導体デバイスにおける電気漏れ特性の改善及びエレクトロマイグレーションの抑制を行う方法が記載されている。
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【課題】アンダーフィルを用いることなく、半導体装置の高い実装信頼性を提供する。
【解決手段】能動素子１０と、能動素子１０に形成される電極１２と、電極１２に接続される導電層１５と、導電層１５上に形成された絶縁層１６とを有し、導電層１５の上部が絶縁層１６から露出され、導電層１５が露出される部分において、導電層１５と絶縁層１６とに段差が設けられる半導体装置を構成する。 （もっと読む）

【課題】ビアの径を調節するスペーサ膜と、ビア間絶縁膜上に形成されたエッチングストッパ膜を有し、スペーサ膜とエッチングストッパ膜の界面におけるリーク電流の発生を抑えた半導体装置、およびその製造方法を提供する。
【解決手段】本発明の実施の形態による半導体装置は、表面に半導体素子を有する半導体基板と、前記半導体基板上に形成された配線と、前記配線の下側に接続されるビアと、前記ビアと同じ層に形成された第１の絶縁膜と、前記第１の絶縁膜と前記配線との間、および前記第１の絶縁膜と前記ビアとの間に一体に形成された第２の絶縁膜と、を有する。 （もっと読む）

【課題】デュアルダマシン構造にも適用出来る好ましくはカーボンで作られるナノチューブによるビアの形成法を提供する。
【解決手段】底部と、側壁とを備える、少なくとも１つのビアを、金属材料の２つの層４及び１２を隔てる絶縁材料層５の中に形成する。次いで接着層７及び／又は保護層８の上に触媒層９を堆積する。さらに抑止層１１を、前記ビアの前記底部における前記触媒層９の部分を除く、前記ビアの前記ビアの側壁の上と、前記絶縁材料層５の上に方向性堆積によって形成する。ナノチューブを前記抑止層１１のない前記ビア底部の前記触媒層９の部分から成長させて前記金属材料の２つの層４及び１２を電気的に接続する。 （もっと読む）

【課題】 自己集合ナノ構造をパターン化しそして多孔性誘電体層を形成する方法を提供する。
【解決手段】 自己集合ナノ構造をパターン化しそして多孔性誘電体を形成する方法は、１つの態様において、下側層を覆ってハードマスク層を設けるステップと、パターン化の間に保護されるべきハードマスク層の領域をフォトレジスト層により予め画定するステップと、ハードマスク層及びフォトレジスト層を覆って共重合体層を形成するステップと、共重合体層から自己集合ナノ構造を形成するステップと、自己集合ナノ構造をパターン化するためにエッチングするステップとを含む。 （もっと読む）

【課題】本発明は、低価の工程が可能であり、低い電気抵抗を提供できる金属配線の形成方法を提供することを目的とする。
【解決手段】
（ａ）基板上部に誘電体層を蒸着する段階；（ｂ）前記誘電体層上部に金属配線の潜在的マスクパターンを形成する段階；（ｃ）前記潜在的マスクパターンにより露出された誘電体層をエッチングする段階；（ｄ）前記基板を活性化処理して表面にシード層を形成する段階；（ｅ）前記潜在的マスクパターンおよびその上部をリフトオフして除去する段階；および（ｆ）上記ターン形成されたシード層上部に金属層をめっきする段階を含む金属配線形成方法と前記方法により製造された金属配線構造および前記構造を含む薄膜トランジスタ−液晶ディスプレーを提供する。 （もっと読む）

【課題】紫外線から受けるダメージを抑制することができ、且つ、小型化にも対応することが可能な半導体装置およびその製造方法を提供すること。
【解決手段】本発明は、半導体基板１０上に設けられたシリコン粒子３６を含む第１絶縁膜４０と、半導体基板１０と第１絶縁膜４０との間に設けられた電荷蓄積層１４を含むＯＮＯ膜からなる第２絶縁膜３４と、第２絶縁膜３４と第１絶縁膜４０との間に設けられたゲート電極２０と、ゲート電極２０を挟むように半導体基板１０内に設けられたビットライン２２と、を具備する半導体装置およびその製造方法である。 （もっと読む）

【課題】貫通電極と導電性パッドとを電気的に連結すると同時に、貫通電極と半導体基板とを絶縁させることによって信頼性を高めた半導体パッケージを提供する。
【解決手段】第１面１０５１及び第２面１０５２を持つ半導体基板１０５と、半導体基板１０５の第１面上１０５１の層間絶縁層１１５と、層間絶縁層１１５の一部分上の導電性パッド１２０と、第２面１０５２から半導体基板１０５を貫通して伸張する第１部分、及び第１部分から層間絶縁層１１５を貫通して導電性パッド１２０と電気的に連結された第２部分を備える貫通電極１５５と、半導体基板１０５から貫通電極１５５の第１部分を分離するスペーサ絶縁層１４５と、を備える。 （もっと読む）

【課題】配線用の導電体相互間のクロストークを減少した半導体装置を提供する。
【解決手段】半導体装置内に空洞を形成する方法が開示される。本発明の方法は、半導体装置のＩＬＤ層内の空洞の内面上に核化防止層を付着することを含む。この核化防止層は、後に付着される誘電体層が空洞内に付着することを防止する。誘電体層が空洞内に付着することを防止することにより、キャパシタンスが減少され、これにより、改善された半導体動作特性を実現する。 （もっと読む）

【課題】絶縁膜の比誘電率が小さくて高速応答性に優れ、かつ、絶縁膜の機械的強度にも優れ、更には配線の信頼性が高い半導体素子を提供することである
【解決手段】膜２に凹部３を形成する工程を有する半導体素子の製造方法において、前記凹部３を形成した後、該凹部が形成された膜２に電磁エネルギを照射する照射工程を有する。 （もっと読む）

略均一な厚さの保護ゲッタリング層（７２）を有する第１層間誘電体（ＩＬＤ０）スタックを形成する方法および装置について記載する。基板（３１）上にデバイス部品（３２，３３）を形成した後、ＰＥＮ ＥＳＬのエッチング停止層（４２）の上方に、ＳＡＴＥＯＳの間隙充填誘電体層（５２）を堆積する。ＳＡＴＥＯＳの間隙充填誘電体層（５２）を平坦化してから、平坦化した間隙充填誘電体層（５２）上にＢＰＴＥＯＳのゲッタリング層（７２）およびキャッピング誘電体層（８２）を堆積する。ＩＬＤ０スタックを形成すると、ＩＬＤ０スタックに対して一つまたは複数のコンタクト開口部（９２，９４，９６）をエッチングする。これにより、所望のコンタクト領域上方でエッチング停止層（４２）が露出する。
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【課題】低誘電率且つ化学的に安定なフッ素系薄膜を成膜することができるフッ素系薄膜の成膜方法及び該成膜方法を用いた半導体装置の製造方法の提供。
【解決手段】本発明のフッ素系薄膜の成膜方法は、基板上にフッ素系樹脂からなる薄膜を成膜するフッ素系薄膜の成膜方法であって、前記基板上にガスを照射するガス照射工程と、前記フッ素系樹脂をプラズマ化するプラズマ化工程とを含む。イオン化蒸着法、イオンプレーティング法、レーザアブレション法、イオンビームスパッタ法から選択される少なくとも１種によりフッ素系樹脂からなる薄膜を成膜する態様等が好ましい。 （もっと読む）

超小型電子ユニットを提供する。このユニットでは、半導体要素（１００）の前面（１０２）および後面（１１４）が、第１の厚みを有する薄い領域（１０５）および第１の厚みの少なくとも約２倍の厚みを有する厚い領域を画定しているとよい。半導体素子（１１２）は、前面に位置し、前面における複数の第１の導電接点（１１６）が、この素子に接続されているとよい。複数の導電ビア（１２５）が、後面から半導体要素の薄い領域（１０５）を通って第１の導電接点（１１６）に延在しているとよい。複数の第２の導電接点（１３４）を半導体要素（１００）の外部に露出させることができる。複数の導電トレース（１２６）が、これらの第２の導電接点（１３４）を導電ビア（１２５）に接続しているとよい。
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【課題】 ２層金属キャップを有する相互接続構造体を製造するための構造及び方法を提供する。
【解決手段】 １つの実施形態において、本方法は、誘電体材料層内に相互接続構造部を形成するステップ、及び、相互接続構造部の上面に２層金属キャップを形成するステップを含む。本方法は、誘電体材料層の露出面及び２層金属キャップの表面を覆う、誘電体キャップ層のブランケット層を堆積するステップを更に含む。２層金属キャップは、相互接続構造部の導電面上に形成された金属キャップ層、及び金属キャップ層の頂部に形成された金属窒化物を含む。また、誘電体層内に形成された相互接続構造部、相互接続構造部の頂部に形成された２層金属キャップ、及び、２層金属キャップを覆って形成された誘電体キャップ層を有する相互接続構造体を含む。 （もっと読む）