【課題】 変調信号が数１００ＭＨｚ以上の高周波信号である場合でも、Ｓｉ基板を介する干渉信号の回り込みを低減して、発振器の誤動作を防止することができる高周波集積回路を得ることを目的とする。
【解決手段】 ＬＯ信号を発振する発振器２と、そのＬＯ信号を用いて変調された高周波信号を増幅する送信増幅器１０とを実装するＳｉ基板１の基板厚Ｔを所定値以下に規定する。これにより、変調信号が数１００ＭＨｚ以上の高周波信号である場合でも、Ｓｉ基板１を介する干渉信号の回り込みを低減して、発振器２の誤動作を防止することができる。 （もっと読む）

【課題】外部電源電圧Ｖｃｃの方が、内部電源電圧Ｖｄｄより高くなった場合に、サイリスタ整流回路が誤動作によりオンすることを防止する機能を有する静電保護回路を提供する。
【解決手段】静電保護回路１００は、電流制御回路１９０を含み、第１の容量素子Ｃ５から構成される。外部電源線Ｖｃｃに外部電源電圧Ｖｃｃが印加された場合、内部回路に含まれる昇圧回路により、内部電源線Ｖｄｄの内部電圧Ｖｄｄが昇圧される。昇圧工程の初期段階において、外部電源電圧Ｖｃｃの方が、内部電源電圧Ｖｄｄより高くなる。しかし、この第１の容量素子Ｃ５は、昇圧工程の初期段階において、外部電源電圧Ｖｃｃの方が、内部電圧Ｖｄｄより高くなる場合でも、電流がサイリスタ整流回路１１０の第２の端子Ｇ２から内部電源電圧供給線Ｖｄｄへ流れるのを抑止する。よって、サイリスタ整流回路１１０が誤動作によりオンすることを防止する。 （もっと読む）

【課題】 ＨＢＴは、ベース−エミッタ間電流が正の温度係数を持つため、コレクタ電流も正の温度係数を持つ。従って、ベース電流を増加させて電流密度の向上を図ると、複数並列接続されたＨＢＴの単位素子のうち、１つの単位素子に電流が集中して二次降伏を起し、破壊に至りやすくなる。
【解決手段】 ＨＢＴとＦＥＴを分離領域を介して隣接して配置し、ＨＢＴのベース電極にＭＥＳＦＥＴのソース電極を接続した単位素子を複数接続してスイッチ回路装置を構成する。単位素子を並列に複数接続したスイッチ回路装置において、単位素子毎に動作電流が不均一となっても、１つの単位素子に電流が集中することはなく二次降伏による破壊は発生しない （もっと読む）

【課題】 入出力信号のビット数に依存せず、出力パッドＶｏｕｔに印加された静電気放電（ＥＳＤ）に起因するサージ電流を確実に低電位線Ｖｓｓに流す静電保護回路１００、並びに、該静電保護回路１００を含む半導体装置を提供することを目的とする。
【解決手段】 入出力信号のビット数が理論上の最小値、即ち１であっても、高電位線Ｖｄｄと低電位線Ｖｓｓとの間に接続された第１の容量素子Ｃ１を含むサイリスタ動作保証回路１２０が、入出力信号のビット数に依存せず常に一定の十分な容量を保証するので、出力パッドＶｏｕｔに印加された静電気放電（ＥＳＤ）に起因するサージ電流が第１の容量素子Ｃ１に注入され、第１の容量素子Ｃ１が充電される。よって、サージ電流に基づく電流をトリガーとして、サイリスタ整流回路１１０がサイリスタ動作に入る。これにより、サージ電流がサイリスタ整流回路１１０を介して低電位線Ｖｓｓへ流れるため、保護されるべき内部回路としてのＣＭＯＳインバータ３００がサージ電流から有効に保護される。 （もっと読む）

【課題】 端面からの水の侵入防止が図られ、半導体素子の性能劣化を防止でき、かつ、ボンディングパッドの剥離防止が十分に達成され、しかも上記二つの目的達成の為のコストアップを出来るだけ小さくする技術を提供することである。
【解決手段】 ボンディングパッド１１と、不透水性層１３とを具備する半導体装置であって、
前記不透水性層１３は縦壁状に構成されたものであり、
前記縦壁状の不透水性層１３の上に前記ボンディングパッド１１が設けられてなる。 （もっと読む）

【課題】 ソフトエラーによる影響が多数の素子に及ぶことを回避可能な半導体集積回路装置を提供する。
【解決手段】 半導体集積回路装置は、第１面を有する半導体基板１を含んでいる。複数のウェル１、２が第１面上に配置される。ウェルは、第１導電型の複数の第１ウェルおよび第２導電型の複数の第２ウェルからなり、複数の第１ウェルが１つの第２ウェルを囲み且つ複数の第２ウェルが１つの第１ウェルを囲む。複数のインバータ接続構造は、それぞれが入力と出力とを互い違い電気的に接続された第１インバータおよび第２インバータからなる。１つのインバータ接続構造を構成する素子は、相互に隣接する１つの第１ウェルおよび１つの第２ウェルからなり且つ相互に重複しない複数のウェル対の１つの中に形成される。 （もっと読む）

【課題】 チップサイズやピン数を増やさずに静電気放電を防止できる半導体装置を提供する。
【解決手段】 半導体装置は、入出力端子Ｖ１と、基準電圧端子ＶSSと、サーマルダイオードのような対の電源線を必要としない半導体素子１と、入出力端子Ｖ１および基準電圧端子ＶSSの間にそれぞれ接続されるサイリスタＳＲ１およびダイオードＤ１とを備えている。半導体素子１に接続される入出力端子Ｖ１と基準電圧端子ＶSSとの間に、互いに逆向きにダイオードＤ１とサイリスタＳＲ１を接続するため、専用の基準電圧端子を設けなくても、半導体素子１の静電気放電による破壊を防止できる。 （もっと読む）

【課題】スイッチＭＭＩＣにおいて、静電破壊電圧を向上させるため、コントロール抵抗を共通入力端子パッドに近接して配置し、パッドの周辺不純物領域を利用して保護素子を接続する場合がある。しかし、共通入力端子パッドに入力される高周波アナログ信号がコントロール抵抗にもれ、制御端子パッドに達するとインサーションロスが増大する問題があった。
【解決手段】制御端子パッドの直近で、制御端子パッドから保護素子の間のコントロール抵抗に、高抵抗体を接続する。これにより高周波アナログ信号がコントロール抵抗に漏れても、高抵抗体によって減衰する。従って、実質的に制御端子パッドに高周波アナログ信号が伝わらず、インサーションロスの増大を抑制できる。 （もっと読む）

【課題】スイッチＭＭＩＣにおいて、静電破壊電圧を向上させるため、コントロール抵抗を共通入力端子パッドおよび出力端子パッドに近接して配置し、パッドの周辺不純物領域を利用して保護素子を接続する場合がある。しかし、抵抗値の低いコントロール抵抗と保護素子の寄生容量により高周波信号のパスが発生し、アイソレーションが劣化する問題があった。
【解決手段】スイッチング素子と直近の保護素子間、および隣り合う保護素子間のコントロール抵抗に、高抵抗体を接続する。高周波信号のパスを遮断し、保護素子を接続して寄生容量が存在しても、高周波信号の漏れを防止できる。従って静電破壊電圧を向上し、且つアイソレーションの劣化を抑制できる。 （もっと読む）

【課題】多層構造のパッドを有する半導体装置の製造工程中においてゲート絶縁膜破壊が生じる原因を特定し、それを回避する手段を提供すること。
【解決手段】 下層パッド部１０がアンテナ素子として機能することにより下層パッド部１０に集められた電荷がトランジスタ２０のゲートに作用していたことがゲート絶縁膜破壊の原因であるとして、製造工程中においては下層パッド部１０と半導体基板３０とを配線４０で接続し、問題となる電荷を半導体基板３０に落とす。その上で、製造工程後、配線４０を切断する。 （もっと読む）

【課題】パターン占有面積の増大や内部に形成される半導体素子の駆動能力の低下を抑制しつつウェル電位を効果的に固定できる半導体集積回路装置及びその設計方法を提供することを目的としている。
【解決手段】ライブラリからスタンダードセル４Ｔ−１１，４Ｔ−１２，…を読み出し、自動配置配線を行って回路を構成する。次に、形成した各セル列ＳＣ−１，ＳＣ−２，ＳＣ−３内の空き領域を検索し、検索した各セル列内の空き領域にスペーサセルまたはフィラーセル２ＴＳ−１，２ＴＳ−２，２ＴＳ−３を配置する。この際、スペーサセルまたはフィラーセルを用いて、セル列中のスタンダードセル４Ｔ−１１，４Ｔ−１２，…のウェル電位を固定する。 （もっと読む）

ＭＯＳドライバまたはＥＳＤ保護デバイス内で有効スナップバック・トリガ電圧を減少させるＬＶウェル要素のトリガ構造を有する電子デバイス。トリガ電圧が下がるとマルチ・フィンガ・ターン・オンを、したがって均一な電流の流れを促進させ、かつ／または競合トリガの問題の回避を助長する。
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【課題】 設計に費やす時間を極力短縮した半導体集積回路の自動設計方法縮を提供する。
【解決手段】 複数の配線層が積層されて成る半導体集積回路の自動設計方法であって、以下の特徴を有する。即ち、半導体チップ１０上に、Ｉ／Ｏセル１１、メモリセル１２、スタンダードセル１３を配置する。そして、互いに接続される予定の上記各セル間に配線を配置する前に、当該セル間に、半導体集積回路を構成する複数の配線層の中の最下層を除くいずれかの配線層を用いたダミーセル１４を配置する。そして、このダミーセル１４を経由して配線を配置することにより、複数の配線１５を、それぞれ異なる配線層を用いて配置する。このような配線１５の配置により、同一の配線層の配線１５が、平面的に平行に隣接する距離が極力短縮される。 （もっと読む）

静電放電（ＥＳＤ）保護装置は、保護すべき装置（６）及びＥＳＤ保護回路（４）を有する。ＥＳＤパルスがパッド（２）に印加されると、リーク電流が、装置（６）への経路（１４）に流れる。保護される装置（６）のこのようなリーク電流は、ＥＳＤ装置（４）を始動させる先行始動信号として用いられる。
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【課題】 静電気放電保護機能を備えた電子装置を形成するための静電気放電保護を機能備えたより好ましいＴＦＴアレイ構造を提供する。
【解決手段】 基板、第一方向に沿った前記基板の上にある複数の導線、および前記基板の上にあり、それらの少なくとも一つが前記複数の導線の二導線ごとの間に設置され、それぞれが前記導線から電気的に絶縁される複数の導電部を含む静電気放電保護機能を備えるアレイ基板。 （もっと読む）

【課題】半導体装置の放熱性を向上させ、素子で生じた熱が特定の回路に伝達され難くする。
【解決手段】半導体装置は、第１素子分離絶縁膜４１と、それにより熱伝導率の低い第２素子分離絶縁膜４２とを備えている。熱の伝達を抑制したいＭＯＳトランジスタＴ１とＭＯＳトランジスタＴ２との間には、熱伝導率の低い第２素子分離絶縁膜４２を配設し、それ以外の素子間には第１素子分離絶縁膜４１を配設する。 （もっと読む）

【課題】 半導体基板の上に設置された半導体素子に対して、アルミ配線層を設けるだけでは、インピーダンスが大きくなってしまうので、所定のスペックを満たせない場合があった。
【解決手段】 半導体基板は、複数のトランジスタＴｒを面上に設置する。複数のトランジスタＴｒをふたつのグループに分割したときに、第１グループに属するトランジスタＴｒが、半導体基板を形成する第１辺の側に設置されつつ、第２グループに属するトランジスタＴｒが、半導体基板のうち、第１辺に対向した第２辺の側に設置される。第１グループに属するトランジスタＴｒには、第１辺側の外部から配線されたワイヤを接続可能なパッドが設けられ、第２グループに属するトランジスタＴｒには、第２の辺側の外部から配線されたワイヤを接続可能なパッドが設けられている。 （もっと読む）

【課題】ノイズの伝搬を抑制しつつ、一導電型の領域中に存在するトランジスタおよび逆導電型の領域中に存在するトランジスタのゲート電極の閾値を、それぞれのトランジスタ形成領域においてまとめて制御することができる、半導体装置を提供する。
【解決手段】Ｐ型Ｓｉ基板１０１には、デジタル回路領域１２３およびアナログ回路領域１２１が設けられている。アナログ回路領域１２１には、Ｐ型ウェル１０３、１９３、Ｎ型ウェル１０５、１９５が設けられている。デジタル回路領域１２３には、Ｐ型ウェル１０７、１９７、Ｎ型ウェル１０９、１９９が設けられている。Ｐ型ウェル１０３、Ｎ型ウェル１０５の下面に接して、メッシュ状のディープＮ型ウェル１１１が設けられている。Ｐ型ウェル１０７、Ｎ型ウェル１０９の下面に接して、メッシュ状のディープＮ型ウェル１１３が設けられている。 （もっと読む）

【課題】半導体チップ上にスイッチング電源などのようにスイッチング動作により機能する回路を形成した場合でも、１次電源側にノイズ除去用部品をつけることなく、高周波電流成分による高周波ノイズの半導体チップ外への漏れを低減することができる半導体装置を提供する。
【解決手段】半導体チップ上の電極パッドを複数並べ、それぞれの電極パッドとこれに対応する内部端子とを結線するワイヤ線を、同じ方向に電流が流れる向きのもの同士で組合せ、それぞれのワイヤ線の組内では、ワイヤ線がほぼ平行でほぼ同一の長さになるようにワイヤボンディングする。 （もっと読む）

【課題】
製造工程におけるチャージアップによるゲート酸化膜の破壊、劣化を防止する半導体集積回路を提供する。
【解決手段】
半導体集積回路は、トランジスタの拡散層１１と絶縁されて設けられるゲート１２と、ゲート１２に接続される配線１３、１４と、配線１３に平行して隣接する配線１５と、配線１５に接続される配線１６と、を備える。ゲート１２のゲート面積をG_Area、ゲート容量をG_Capとする。また、配線１３、１４、１５、１６のそれぞれの面積をMG1_Area、MG2_Area、M1_Area、M2_Area、とし、配線１３と配線１５との間の寄生容量をM1_Capとする。面積から算出されるアンテナ比Ｒ１は、R1={(MG1_Area+MG2_Area)+α(M1_Area+M2_Area)}/G_Areaである。αはG_CapとM1_Capとの関数で決まるパラメータである。この時、R1<L1（ゲート酸化膜のダメージとなる規定値）を満たすように配線のレイアウトを行う。 （もっと読む）