【課題】
製造工程におけるチャージアップによるゲート酸化膜の破壊、劣化を防止する半導体集積回路を提供する。
【解決手段】
半導体集積回路は、トランジスタの拡散層１１と絶縁されて設けられるゲート１２と、ゲート１２に接続される配線１３、１４と、配線１３に平行して隣接する配線１５と、配線１５に接続される配線１６と、を備える。ゲート１２のゲート面積をG_Area、ゲート容量をG_Capとする。また、配線１３、１４、１５、１６のそれぞれの面積をMG1_Area、MG2_Area、M1_Area、M2_Area、とし、配線１３と配線１５との間の寄生容量をM1_Capとする。面積から算出されるアンテナ比Ｒ１は、R1={(MG1_Area+MG2_Area)+α(M1_Area+M2_Area)}/G_Areaである。αはG_CapとM1_Capとの関数で決まるパラメータである。この時、R1<L1（ゲート酸化膜のダメージとなる規定値）を満たすように配線のレイアウトを行う。 （もっと読む）

【課題】マイクロ波ＦＥＴでは、内在するショットキー接合容量またはｐｎ接合容量が小さく、それらの接合が静電気に弱い。しかし、マイクロ波デバイスにおいては、保護ダイオードを接続することによる寄生容量の増加が、高周波特性の劣化を招き、その手法を取ることができなかったという問題があった。
【解決手段】被保護素子の端子とＧＮＤ端子間に第１ｎ＋型領域−絶縁領域−第２ｎ＋型領域からなる保護素子を接続する。第１ｎ＋型領域は基板深さ方向に柱状に設け、第２ｎ＋型領域は第１ｎ＋型領域の底部と対向配置する板状に形成する。これにより、第１電流経路、第２電流経路により非常に大きな静電気電流を接地電位に流すことができるので、寄生容量をほとんど増やすことなくＨＥＭＴの動作領域に至る静電エネルギーを大幅に減衰させることができる。 （もっと読む）

【課題】 斜め配線と直交配線とを有する多層配線構造の半導体集積回路においてクロストークの発生を抑制でき、ビアホールの配置制約の少ない半導体集積回路が設計可能な自動設計装置、自動設計方法、及び半導体集積回路を提供する。
【解決手段】 第１線群及び第２線群により定義される第１格子領域４０１ａ及び第３線群及び第４線群により定義される第１斜め格子領域４０２ａを第１配線層４００ａ上に設定し、第１〜第４線群を基準として第１配線４１ａ及び第１斜め配線４２ａを第１配線層４００ａ上に配置する第１層配線部１４と、第１格子領域４０１ａ及び第１斜め格子領域４０２ａ上に重なる位置に、第２格子領域５０１ａ及び第２斜め格子領域５０２ａを第２配線層５００ａ上に設定し、第１〜第４線群を基準として、第２配線５１ａ及び第２斜め配線５２ａを第２配線層５００ａ上に配置する第２層配線部１５とを含む。 （もっと読む）

【課題】１つの半導体チップ内に搭載された複数の回路の、動作時に発生する熱の伝導方向を制御し、相互に熱の影響を抑制することにより、半導体チップの回路設計を容易にし、また、半導体装置を正常かつ安定に動作させる。
【解決手段】半導体チップ１１の回路形成面に形成された熱発生源となる第１の回路形成領域１３と、第１の回路形成領域１３に隣り合う第２の回路形成領域１４と、第１の回路形成領域１３と第２の回路形成領域１４との間の金属シリコンを加工して、熱抵抗を高くした状態で形成された高熱抵抗領域ＨＲとを備える。高熱抵抗領域ＨＲの存在によって熱伝導方向を制御する。 （もっと読む）

【課題】 発熱を抑えることができる半導体装置を提供する。
【解決手段】 本発明に係る半導体装置は，半導体基板１０２と、ＭＯＳトランジスタ１５０と、発光素子１５２と、を含み、ＭＯＳトランジスタ１５０は、半導体基板１０２の上方に形成されたゲート絶縁層１２０と、ゲート絶縁層１２０の上方に形成されたゲート電極１２２と、半導体基板１０２内に形成されたソース領域１２４と、半導体基板１０２内に形成されたドレイン領域１２５と、を含み、発光素子１５２は、半導体基板１０２内であって、ソース領域１２４とドレイン領域１２５との間のソース−ドレイン間領域１２１と電気的に接続され，ＭＯＳトランジスタ１５０のリーク電流によって発光する。 （もっと読む）

【課題】インダクタによる干渉を低減して高性能化した高周波回路搭載の半導体装置を提供すること。
【解決手段】ベースバンド信号で搬送波を変調してＲＦ信号を出力する変調回路と、搬送波を用いてＲＦ信号を復調してベーバンド信号を得る復調回路と、上記搬送波を生成する局部発振回路とを備えた半導体装置において、閉回路配線を有するインダクタが用いられる。閉回路配線によって相互インダクタンスを介して生じる干渉が低減される。例えば、変調回路にインダクタ６１、６２が用いられる場合、インダクタを囲む外周に閉回路配線６３が配置される。 （もっと読む）

【課題】動作電圧を容易に変更することの可能な半導体装置を提供すること。
【解決手段】入出力回路２５ａは、第１の高電位電源ＶＤＤ１にて動作する第１入出力セル３１ａと、第２の高電位電源ＶＤＤ２にて動作する第２入出力セル３１ｂとを備えている。そして、入出力回路２５ａは、電圧選択信号ＶＳＥＬ０に基づいて第１又は第２入出力セル３１ａ，３１ｂを動作させるようにした。従って、動作する第１又は第２入出力セル３１ａ，３１ｂの動作電圧（第１の高電位電源ＶＤＤ１又は第２の高電位電源ＶＤＤ２）に応じた信号が出力される。 （もっと読む）

【課題】 通常動作に影響を与えることなく、サージ耐圧及びサージ電流耐量を飛躍的に向上可能な保護回路を提供する。
【解決手段】 入出力端子２に印加された正及び負の過電圧を検知する検知回路１１ａと、正及び負の過電圧が検知された場合に入出力端子２及び内部回路３間を非導通状態として正及び負の過電圧を遮断する遮断回路１２ａとを備える。 （もっと読む）

【課題】 プロセス微細化に伴う内部回路の耐圧低下、保護回路の耐性低下静電気放電に対する耐性劣化を補う保護回路を持つ半導体装置及方法を提供する。
【解決手段】 半導体装置内に例えば入力端子３ｂと接地端子３ｃとの間にメカニカルスイッチ１を設けて半導体装置全体の保護を実現する。メカニカルスイッチは、物理的に可動部分と接点を有するスイッチのことであり、スイッチとしての基本特性、例えば、オン抵抗、オフ時の接点間容量が半導体素子から作られたスイッチよりも遥かに良いため、ＥＳＤの保護用スイッチに用いることによって良好な保護回路が実現できる。 （もっと読む）

【課題】 プラズマチャージによる平坦化補助パターンへのダメージを抑制することが可能な半導体装置及びその製造方法を提供する。
【解決手段】 仮想領域２４は、本半導体装置の最大金属パターンであるパッドの配置面積と同一の面積を有しており、平坦化補助パターン配置領域２２は、パッドの複数個分の面積を有している。各仮想領域２４の略中央には、平坦化補助パターン２３に囲まれるように、１つ放電パターン２５が形成されている。放電パターン２５は、コンタクト１５ｄを介してｐ型シリコン基板である半導体基板に形成されたｎ＋不純物拡散層に接続されている。即ち、ｎ＋不純物拡散層と半導体基板とは、ｐｎ接合ダイオードを構成し、放電パターン２５にチャージされた電子を半導体基板に放電することが可能になっている。 （もっと読む）

半導体集積回路（ＩＣ）は、静電放電（ＥＳＤ）保護回路を備える。ＥＳＤ保護回路は、ＩＣの保護される回路ノードの第１の電圧源に結合されたパッド（１０２）と、第１の電圧源に結合されたアノード、および第２の電圧源に結合されたカソードを有するシリコン制御整流器（ＳＣＲ）（１０６）とを含む。ＳＣＲの第１のゲートと第１の電圧源の間、ならびにＳＣＲの第２のゲートと第２の電圧源の間に、容量性ターン・オン素子が結合される。
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集積回路（２）を有するチップ（１）の場合、少なくとも２つの誘電体層（６、７、・・・・・Ｈ、Ｌ、Ｈ）を有する誘電体ミラーコーティング（３）が、少なくとも１つの集積回路（２）用の光保護手段として、チップ（１）の表面の少なくとも一部分上に付着される。
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【課題】 インダクタンス素子と基板との間に生じる寄生容量を低減し、基板ノイズを抑制する。
【解決手段】 シリコン半導体基板１上に第１導電膜パターン３からなるインダクタンス部が設けられ、このインダクタンス部の下方領域のシリコン半導体基板１中に、ｎ型不純物拡散領域５とｐ型半導体基板領域１ａとが交互に積層された積層領域が設けられている。この積層領域の周辺部は、絶縁材料からなるトレンチ部７によって囲まれて積層領域とシリコン半導体基板１が分離されている。 （もっと読む）

【課題】 電源ラインからの重畳周波数及びその高調波成分の不要輻射を抑制できる不要輻射低減回路及びその半導体デバイスを提供すること。
【解決手段】 集積回路１０には、この集積回路１０と電源（ＶＤＤ）とを接続するための外部接続端子１１が設けられており、集積回路１０の内部回路との接続部にはワイヤー接続パッド１３が設けられており、外部接続端子１１とワイヤー接続パッド１３とは、接続ワイヤー１２で接続されている。この接続ワイヤー１２は、寄生的にインダクタ成分Ｌを有しており、内部容量Ｃ_２１と、外付け容量Ｃ_１１を接続することで、π型フィルタが構成できる。このため、不要輻射の原因となる電源に含まれる高周波成分は、集積回路の内部で減衰することができる。 （もっと読む）

【課題】グリッドアレイ端子構造の半導体装置において、スイッチ回路がつながる端子の発熱を低減して溶解の危険性を少なくすること。
【解決手段】ＢＧＡなどのグリッドアレイ端子構造の半導体装置に内蔵されるスイッチ回路の出力端を、グリッドアレイ端子のうちの複数の端子に接続する。これにより、１つのアレイ端子に流れる電流を許容電流レベル内に低減し、また、ＩＣソケットとの接触抵抗による発熱量を低減する。また、複数の端子の各端子間に１つ以上の他の端子が存在するように配置し、また、複数の端子の全てをグリッドアレイ端子のうちの最外周に配置する。 （もっと読む）

【課題】接地用配線を設けずに半導体素子の破壊を確実に防止して、集束イオンビーム加工により集積回路の導電体を切断する。
【解決手段】
複数のＭＯＳＦＥＴ(41,42)を設けた半導体基板(10)上に形成された導電体に互いに離間する一対の接地端子(31,32)を電気的に接続し、一対の接地端子(31,32)の間に延伸する導電体にスパッタリングイオン(33)を照射して、第４の配線導体(4)に供給されるスパッタリングイオン(33)を一対の接地端子(31,32)の各々を介してグランドに流出させながら、スパッタリングイオン(33)により第４の配線導体(4)を切断する。スパッタリングを行う際に、スパッタリングイオン(33)は、一対の接地端子(31,32)の各々を通り第４の配線導体(4)からグランドに排出されるため、ＭＯＳＦＥＴ(41,42)に流入するスパッタリングイオン(33)を回避して、ＭＯＳＦＥＴ(41,42)の破壊又は損傷を確実に防止することができる。 （もっと読む）

【課題】混合モード集積回路中の同一の電気的極性を有する分離電源線間で有効なＥＳＤ防止を行う分離電源静電放電（ＥＳＤ）防止回路を提供する。
【解決手段】分離電源ＥＳＤ防止回路を開示する。この分離電源ＥＳＤ防止回路は第一と第二の電源線間に接続され、第一のダイオード、第二のダイオード、ＭＯＳトランジスタを備える。この第一のダイオードはアノードとカソードを有し、このアノードは前記第一の電源線に接続される。前記ＭＯＳトランジスタのソースは前記第二の電源線に接続される。前記第二のダイオードのアノードは前記第二の電源線に接続され、カソードは前記第一の電源線に接続される。前記第一のダイオードと前記ＭＯＳトランジスタは、ＥＳＤの放電経路を与えるための寄生シリコン制御整流器（ＳＣＲ）を形成する。 （もっと読む）

【課題】クロックバッファからメッシュ構造クロック配線を介して同期回路セルにクロックを供給するように構成された半導体集積回路において、クロックラインの変更なしにアンテナ効果を防止または抑制できるようにする。
【解決手段】クロックバッファＣＢ１の出力端子ｔ０とメッシュ構造クロック配線７をつなぐ配線経路Ｒ０が、メッシュ構造クロック配線７における最下位配線層（Ｌ４）以下の配線層のみで構成されている。同期回路セルＦＦ１とメッシュ構造クロック配線７とは、同期回路セルの入力端子ｔ１からの配線経路Ｒ１が、メッシュ構造クロック配線７の最下位配線層（Ｌ４）以外の配線層において接続されている。あるいは、同期回路セルの入力端子とメッシュ構造クロック配線をつなぐ配線経路は、メッシュ構造クロック配線における最下位配線層より上位の配線層を経由する。 （もっと読む）

【課題】マイコンを用いながらも実装する部品点数の増加や実装面積の拡大を防止することができる半導体装置を提供する。
【解決手段】ＨＢドライバ１７はインバータ回路を構成する外付されたスイッチング素子を駆動する。ＨＢドライバ１７は高耐圧であり、マイクロコンピュータ７とともに１つのチップ上で構成される。マイクロコンピュータ７は、ＨＢドライバ１７を制御する。ＨＢドライバ１７からマイクロコンピュータ７への信号経路にはＨＢドライバで生じるノイズを除去するデジタルフィルタが設けられ、マイクロコンピュータ７からＨＢドライバへの信号経路にはマイクロコンピュータ７で生じる矩形波信号によるノイズを除去するアナログフィルタのフィルタ回路３３が設けられる。 （もっと読む）

【課題】コア回路と、入力回路と、出力回路とを備えた半導体パッケージにおいて、コア回路のノイズが入力回路及び出力回路に伝播するのを防ぐとともに、クロック信号等の繰り返し周期の信号が入力回路からコア回路へ、もしくはコア回路から出力回路へ伝送される時に発生するノイズを同時に低減すること。
【解決手段】本発明は、コア回路のノイズを他の回路ブロック特に出力回路に伝わらないようにコア回路ブロックとコア回路以外の電源は分離して、かつグラウンドは完全には半導体内部で分離しないで、もう１つの放射ノイズの発生原因となる繰り返し周期信号を伝送する信号配線の近傍にグラウンドパターンを配置する。このグラウンドパターンの位置と幅を規定することで、前記二つの要因で発生するノイズの和が最小となるようにする。 （もっと読む）