選択可能なトリガおよび保持電圧を備えたシリコン整流器半導体デバイスは、トリガ素子（５２２）を含む。半導体母材（５０２）中に形成された第１の電導形の第１のウエル領域（５０４）。第１のウエル領域中に第１の電導形の第１の領域（５１０）が形成される。第１のウエル領域中に第２の電導形の第２の領域（５１２）が形成される。半導体母材中に第１のウエル領域に隣接して第２の電導形を有する第２のウエル領域（５０６）が形成される。第２のウエル領域中に第１の電導形の第３の領域（５１４）が形成される。第２のウエル領域中に第２の電導形の第４の領域（５１６）が形成される。トリガ素子は、第１の領域に接続されて、ベース・トリガ電圧およびベース保持電圧を変更されたトリガ電圧および変更された保持電圧に変更する。第１の端子又はパッド（５１８）は、第２の領域に接続される。第２の端子（５２０）は、第３の領域、第４の領域およびトリガ素子に接続される。動作時に、第１の端子は、変更されたトリガ電圧が第１の端子に供給されるのに応答して、低インピーダンス状態において第２の端子に電流を流す。
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【課題】
アンテナ基準を満足するＭＯＳＦＥＴとダミーのＭＯＳ容量素子を形成することにより、アンテナ効果による素子破壊を防止する半導体集積回路の設計方法および半導体集積回路に関する。
【解決手段】
半導体基板４上に形成されたゲート配線層２と、トランジスタ形成領域上の前記ゲート配線層２下部に形成されたゲート酸化膜５と、半導体基板４上の前記ゲート配線層２下部に形成されたダミーゲート酸化膜１３とを有し、前記ゲート酸化膜５と前記ダミーゲート酸化膜１３を合わせた電荷許容量が、予め設定された値以上であることを特徴とする半導体集積回路である。 （もっと読む）

【課題】 ＳＯＩ等の高価な基板を使用することなく、基板ノイズを安価に低減できるようにした半導体装置及びその製造方法を提供する。
【解決手段】 フローティングゾーン法にて作成された５００Ωｃｍ以上の抵抗率を持つ高抵抗シリコン基板１と、高抵抗シリコン基板１上に形成されたシリコンエピタキシャル層４と、シリコンエピタキシャル層４上から高抵抗シリコン基板１の内部にかけて設けられたディープ・トレンチ構造体５０と、を備え、ディープ・トレンチ構造体５０によってアナログ回路部とデジタル回路部とが分離されている。基板表面を伝わるノイズについてはディープ・トレンチ構造体５０により、基板の深い部分を伝わるノイズについては基板そのものの抵抗により、それぞれ抑えることができる。 （もっと読む）

【課題】 Ｉ／Ｏ部からのノイズの侵出を低減することができる半導体集積回路を提供する。
【解決手段】 この半導体集積回路１は、半導体基板２の外周に沿って環状に形成されたＮ型のレトログレードウェル８と、レトログレードウェル８の上層に形成されたＰウェル１５と、Ｐウェル１５の周囲を囲うようにレトログレードウェルの上層に形成されたＮウェル１３、２１と、半導体基板２に形成されたＮウェル２３と、ＮＭＯＳトランジスタ３１がＰウェル１５の中に形成され、ＰＭＯＳトランジスタ３２がＮウェル２３の中に形成されたＩ／Ｏセル７とを具備する。 （もっと読む）

【課題】ヒューズ素子を備えた半導体装置において静電ノイズの影響を抑制する。
【解決手段】スイッチング素子２６と、第１及び第２のヒューズ素子２２，２４とを備え、第１のヒューズ素子２２とスイッチング素子２６とは直列接続され、その直列回路の両端は共に基準電位（接地電位ＧＮＤ）に保持された基準ラインに接続され、第１のヒューズ素子２２とスイッチング素子２６との接続点に第２のヒューズ素子２４の一端が接続され、第２のヒューズ素子２４の他端に制御電圧を印加することによって第１のヒューズ素子２２を溶断することができる半導体装置によって上記課題を解決することができる。 （もっと読む）

【課題】集積回路から発生する熱の蓄積に起因する問題を解決することを課題とする。
【解決手段】一方の面上に集積回路が形成された基板を有している。この基板の他方の面（集積回路が形成されていない側の面）は、凹部が形成されており、一方の面と比較して表面積が大きくなっている。そして、他方の面に形成された凹部には、放熱性材料が充填される、もしくは、少なくとも凹部の表面に放熱性材料を含む膜が形成される。また、このような集積回路装置が多層に設けられていてもよい。 （もっと読む）

【課題】ヒューズ素子を備えた半導体装置において静電ノイズの影響を抑制する。
【解決手段】第１から第３のヒューズ素子２２，２４，２６を備え、第１のヒューズ素子２２の第１端子は所定の基準電位Ｖｃｃに保持された基準ラインに接続され、第１のヒューズ素子２２の第２端子は第２のヒューズ素子２４の第１端子及び第３のヒューズ素子２６の第１端子と接続され、第２のヒューズ素子２４の第２端子は第１の電極２８に接続され、第３のヒューズ素子２６の第２端子は第２の電極３０に接続される。これによって、上記課題を解決することができる。 （もっと読む）

本発明は、少ないデバイス面積で以って、ＥＳＤ発生電流の放電性能を増強した静電放電（ＥＳＤ）保護デバイスを提供する。ＥＳＤ保護デバイスは、第２の半導体型の第１のウエル領域（７）により介挿された、第１の半導体型のソース領域（３）とドレーン領域（４）を含むゲート接地ＭＯＳトランジスタ（１）を備える。第１ウエル領域（７）により介挿される、第１の半導体型の第２のウエル領域（６）は、ソース領域（３）とドレーン領域（４）の下方に設けられる。隣接したウエル領域（６、７）とそれぞれ同じ半導体型からなる重度にドーピングされた埋め込み領域（８、９）、がウエル領域（６、７）の下方に設けられる。
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【課題】電気的にフローティングした配線に蓄積する電荷を、半導体基板に逃がすこと。
【解決手段】第１主面１２ａを備えた半導体基板１２と、第１主面側に設けられたＭＯＳＦＥＴ１４と、ＭＯＳＦＥＴのゲート電極２６およびゲート電極に電気的に接続された配線を含む第１配線構造体３６と、第１主面および第１主面に電気的に接続された配線を含む第２配線構造体３８と、第１および第２構造体のどちらとも接触し、かつ、第１および第２配線構造体間を接続している、酸化イットリウムからなる非導電性膜１６とを備える （もっと読む）

【課題】 集積回路チップを、静電放電（ＥＳＤ）又は損傷を与える可能性がある他の電圧変動から保護する構造体、及びこうした構造体を製造する方法を提供すること。
【解決手段】 本発明は、１つ又はそれ以上の直接的なチップ間信号伝送経路を含む、高速、及び高周波数デバイスのための、チップ間の静電放電（ＥＳＤ）保護構造体に関する。具体的には、本発明は、（１）第１の回路を含む第１のチップと、（２）第２の回路を含む第２のチップと、（３）第１のチップと第２のチップとの間に配置された中間絶縁体層とを含む構造体に関し、第１の回路及び第２の回路が、中間絶縁体層を通して信号を伝送する信号伝送経路を形成する。静電放電（ＥＳＤ）保護経路が、中間絶縁体層を通して第１のチップと第２のチップとの間の構造体内に形成され、信号伝送経路をＥＳＤ損傷から保護する。 （もっと読む）

【課題】半導体チップの温度分布を極力均一にする半導体装置を提供する。
【解決手段】半導体チップの中心電力密度を小さく、チップ周辺に向かうに従って電力密度を大きくし、チップ内の温度分布を小さくしたことを特徴とする半導体装置。半導体チップ内に素子のセルを形成しない領域を作成し、その面積密度を調整することにより、半導体チップ内のセル密度を小さく、チップ周辺に向かうに従ってセル密度を大きくし、チップ内の温度分布を小さくしたことを特徴とする半導体装置。半導体チップ内に一様に素子を形成するが、素子の一部については動作しないように配線することにより、半導体チップ内の動作する素子セル密度を小さく、チップ周辺に向かうに従って動作しないセル密度を大きくして、チップ内の温度分布を小さくしたことを特徴とする半導体装置。 （もっと読む）

【課題】 隣接する素子への影響を可及的に低減することを可能にする。
【解決手段】 Ｇｅ基板２に設けられた空孔６ａと、空孔の上面を覆いＧｅを含む絶縁膜６ｂと、を備えている。 （もっと読む）

【課題】 ノイズ除去用の外付けのフィルタなどを不要としながら、耐ノイズマージンを大幅に向上させる。
【解決手段】 半導体集積回路装置に設けられた入力バッファ部１４にＨｉ（ネゲート）固定のパワーオンリセット信号が入力されている場合、Ｈパルスディレイ回路１７は、シュミット入力バッファ１６から出力された信号を任意の時間遅延してＨパルスＲＣフィルタ回路１８に出力する。パワーオンリセット信号に重畳したノイズによってトランジスタＰＭ１がＯＮしても、ｎｏｄｅ５は、抵抗Ｒ１〜Ｒｎと静電容量素子Ｃ１〜Ｃｎとの回路時定数により、電圧レベルが徐々にしか上昇しないことになり、次段のシュミット入力バッファ１９には電圧レベルの変動がないＬｏ信号が出力される。 （もっと読む）

本発明は、ソース領域、ドレイン領域、およびソース領域とドレイン領域の間に配置されたチャネル領域の上に形成されてゲート領域を有する少なくとも１つのインタリーブ・フィンガ（ｉｎｔｅｒｌｅａｖｅｄ ｆｉｎｇｅｒ）を含む、ＥＳＤ保護を可能にするＭＯＳトランジスタ装置を提供する。このトランジスタ装置は、インタリーブ・フィンガのうちの少なくとも１つに形成された少なくとも１つの分離ゲートをさらに含む。この装置は、ソース領域、ドレイン領域、およびゲート領域のうちの少なくとも１つに、ダイオード、ＭＯＳ、抵抗、キャパシタ、インダクタ、短絡などのうちの少なくとも１つによって結合されたバルク接続部をさらに含むことができる。バルク接続部は、分離ゲートによって分離されることが好ましい。
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【課題】 半導体素子の性能を十分に引き出すことができる半導体装置を提供する。
【解決手段】 周囲がＩＧＢＴセル１００１で囲われるように、圧接用ヒートスプレッダ３０４で圧接される領域の略中央にセンサダイオード３０２を配設した。圧接用ヒートスプレッダ３０４がセンサダイオード３０２および温度センサハーネス３０３を押圧しないように、ＩＧＢＴ１０１のエミッタ電極１００７に接触する圧接用ヒートスプレッダ３０４の下面側には溝部３０５が設けられている。これにより、活性領域３０１の発熱によるＩＧＢＴ１０１の温度変化に対して、センサダイオード３０２で検出される温度の応答性を向上できるので、センサダイオード３０２で検出される温度に基づいてＩＧＢＴ１０１の温度上昇保護を行う際に、従来の半導体装置のように不必要なマージンをとる必要がなく、ＩＧＢＴ１０１の性能を十分に引き出すことができる。 （もっと読む）

【課題】 複数の回路ブロックにそれぞれ位相をずらしたクロックを供給する半導体集積回路において、各回路ブロックへ供給する各クロックの位相ずれ量を電源ノイズ波形の周期に基づいて設定することで、位相の異なる電源ノイズ波形を干渉させて電源ノイズを低減させる。
【解決手段】 半導体集積回路（ＩＣ）は、４つの回路ブロックＢＬ１〜ＢＬ４と、各回路ブロックＢＬ１〜ＢＬ４へそれぞれ供給する各クロックＡ〜クロックＤの位相を設定する位相設定回路１０を有する。位相設定回路１０は、ベースクロックをクロックＡとして第１の回路ブロックＢＬ１へ供給し、各外部入力端子Ａ，Ｂ，Ｃに供給される各電圧に基づいて各クロックＢ，Ｃ，Ｄの位相ずれ量（遅延時間）をそれぞれ設定する。 （もっと読む）

【課題】低いトリガ電圧を有する静電気放電保護回路を提供する。
【解決手段】静電気放電保護回路は、２つのノード間に連結され、ＥＳＤイベントが発生する時、第１トランジスタをターンオンさせる連結負荷と、アバランシェ降伏による電流を発生させる第２トランジスタとを含み、アバランシェ降伏による電流によってラッチアップ電流が発生する。 （もっと読む）

【課題】 小型化を図ることができるともに過電流の検出精度が高いレギュレータを提供する。
【解決手段】 電流供給用端子部Ｔ２を有するリードフレーム（不図示）と、電流供給用パッドＰ２を有するＩＣチップ（不図示）と、電流供給用端子部Ｔ２と電流供給用パッドＰ２とを電気的に接続する電流供給用ワイヤＷ２とを備え、電流供給用ワイヤＷ２の両端電圧差に基づいて過電流を検出するコンパレータ５を前記ＩＣチップ内に設けるレギュレータ。 （もっと読む）

【課題】ウェルおよび深層ウェルの電位を半導体集積回路の電位と分離して、他の回路が発生するノイズ伝播を抑制する。
【解決手段】Ｐ型ＭＯＳトランジスタのバルクにはインバータ回路のＶＤＤパッド１５と分離したバルク専用パッド１７、また、Ｎ型ＭＯＳトランジスタのバルクにもインバータ回路のＶＳＳパッド１６と分離したバルク専用パッド１８を設ける。ＶＤＤパッド１５，ＶＳＳパッド１６は他の回路とも共通で、他の回路にノイズ発生源がある場合、ＶＤＤパッド１５，ＶＳＳパッド１６を経由する。バルク専用パッド１７，バルク専用パッド１８は、ＶＤＤパッド１５，ＶＳＳパッド１６と分離され、また、それぞれのパッドまでの配線に配線抵抗１９が存在しており、各ＭＯＳトランジスタのバルクに他の回路が発生するノイズが伝播することを抑制できる。 （もっと読む）

【課題】ＳＯＩ基板を用いた半導体装置の製造時にけるプラズマプロセス中に発生する支持基板の表面・裏面の帯電によって生じる半導体素子の劣化を防止する。
【解決手段】ＳＯＩ基板５０におけるＳＯＩ層５３に形成されたＭＯＳトランジスタ６０と、ＳＯＩ層５３を覆う層間絶縁膜８０上に形成され、Ｖｉａ８１によってＭＯＳトランジスタ６０のゲート電極６４又は拡散領域６１，６２と接続された配線パタン８２と、この配線パタン８２とＳＯＩ基板５０の支持基板５１との間に接続され、配線パタン８２を形成するプラズマプロセスにおいてゲート電極６４に対して発生する電荷が所定値を超えたときに、この電荷を支持基板５１側へ放出又は遮断する保護回路とを有している。保護回路は、例えば、前記所定値に対応するブレークダウン電圧値をそれぞれ有するＰＮ接合ダイオード７１及びＮＰ接合ダイオード７２の直列回路により構成されている。 （もっと読む）