【課題】半導体装置に記憶された情報のセキュリティ性を向上させる技術を提供する。
【解決手段】半導体基板２０上に多層配線層を形成する。そして、多層配線層のうち最上層配線層に配線４２を形成する。配線４２上に酸化シリコン膜４３、有色薄膜４４および酸化シリコン膜４５を順次形成し、酸化シリコン膜４５上に表面保護膜となる窒化シリコン膜４６を形成する。すなわち、本発明の特徴は、最上層配線層を構成する配線４２と表面保護膜となる窒化シリコン膜４６の間に有色薄膜４４を形成する。この有色薄膜４４は、可視光および特定波長域のレーザ光を減衰させる機能を有し、例えば、酸化コバルトを含有する酸化シリコン膜より形成する。 （もっと読む）

【課題】本発明は予備試験（ＰＴ）及び最終試験（ＦＴ）が実施されるウエハーレベルパッケージ及びウエハーレベルパッケージを用いた半導体装置の製造方法に関し、製造効率の向上及び製造コストの低減を図ることを課題とする。
【解決手段】半導体チップ回路形成領域12内にチップ端子13が形成された半導体ウエハー11と、外部接続端子14が形成されてなる再配線15と、封止樹脂22とを具備するウエハーレベルパッケージにおいて、上記チップ端子13の内、試験実施時に用いられるチップ端子13Aを再配線15により回路領域12の外部位置に引出し、かつ、引き出されたこの再配線15と接続するよう試験端子16を設けると共に、この試験端子16が封止樹脂22から露出するよう構成する。また、回路領域12内にバーンイン試験専用回路３２（ＢＩＳＴ）を組み込むと共に、このＢＩＳＴ３２から再配線１５を外部領域１８に引き出し、この引き出し位置において再配線１５に試験端子１６を形成する。 （もっと読む）

【課題】回路変更を行なわずにノイズレベルを下げる調整やノイズ対策の最適化が可能な半導体集積回路装置を提供する。
【解決手段】電源電圧ライン１５およびグランドライン１６が接続されたコアロジック回路１３と、コントロールゲート１９に印加される電圧によりフローティングゲート２０に蓄積される電荷量が制御されるフローティングゲート構造の第１ＭＯＳトランジスタ１１と、上記第１ＭＯＳトランジスタ１１のフローティングゲート２０に連なる延伸部３０の一部をゲートとし、そのゲートとソースが電気的に接続された第２ＭＯＳトランジスタ１２とを備える。上記第２ＭＯＳトランジスタ１２を電源電圧ライン１５とグランドライン１６との間に接続する。 （もっと読む）

【課題】入力端子に負極性のサージ電圧が印加された場合でも内部回路を保護できる入力保護回路を提供する。
【解決手段】入力保護回路２１を構成する各回路素子を、ＳＯＩ基板上にトレンチ分離で形成された領域に形成し、各素子の形成領域を確実に絶縁する。そして、負極性のサージ電圧が入力端子１に印加されると、クランプ回路４２Ｎを構成するツェナーダイオード１４が導通してＦＥＴ１３をＯＮさせ、回路グランドから入力端子１に至る電流経路を形成して内部回路３を保護する。 （もっと読む）

【課題】回路面積の縮小を実現できる集積回路装置、電子機器の提供。
【解決手段】集積回路装置は、データ線を駆動するためのデータドライバブロックと、各制御トランジスタがデータドライバブロックの各出力線に対応して設けられ、各制御トランジスタが共通制御信号により制御される複数の制御トランジスタＴＣ１、ＴＣ２と、データ線とデータドライバブロックの出力線ＱＬ１、ＱＬ２とを電気的に接続するためのデータドライバ用パッドＰ１、Ｐ２が配置されるパッド配置領域を含む。そして制御トランジスタＴＣ１、ＴＣ２がパッド配置領域に配置される。 （もっと読む）

【課題】スイッチＭＭＩＣにおいて、ソース電極およびドレイン電極が近接して配置される箇所では、高周波信号の漏れが発生し、歪特性が悪い問題があった。
【解決手段】ゲート配線電極を梯子状のパターンとし、スイッチＭＭＩＣの全てのソース電極−ドレイン電極間に、ゲート配線電極を配置する。また、ゲート配線電極と、ソース電極またはドレイン電極の交差部において、これらの間に比誘電率の大きい窒化膜と、比誘電率の小さいポリイミド、あるいは中空部を配置する。梯子状ゲート電極と容量低減策により２次高調波レベルを低減できる。またドレイン電極−ソース電極間の高周波信号の漏れを防止できるので３次高調波レベルを低減でき、スイッチＭＭＩＣの歪特性を大幅に向上できる。 （もっと読む）

【課題】半導体素子の発熱に起因する半導体集積回路装置の温度上昇を低減する。
【解決手段】多層配線構造を備えた半導体集積回路装置において、多層配線構造を構成する接続孔及び金属配線層と同じ導電材料からなり、信号伝送用の接続孔及び金属配線層（領域Ｃ参照）とは異なる経路で上層側に延びる熱伝導部３３，３５，３７を備えている（領域Ａ，Ｅ，Ｆ参照）。領域Ａにおいて、完全空乏型ＳＯＩトランジスタのゲート動作により発生した熱は、コンタクト層１９、メタル配線層Ｍ１、ビア層２１、メタル配線層Ｍ２に伝導され、さらに熱伝導部３３を介して最上層のメタル配線層Ｍ６まで伝導され、絶縁層１７の上面側から放熱される。これにより、半導体集積回路装置の温度上昇を低減することができる。 （もっと読む）

【課題】想定外の過電圧が印加された場合でも集積回路内部の損傷や外部回路の２次的な損傷を回避できる過電圧保護回路を備えた半導体装置を提供すること。
【解決手段】本発明の半導体装置は、被保護回路の端子間に過電圧が印加された際、端子間の素子損傷を防止する過電圧保護回路を備え、前記過電圧保護回路が、第１の設定電圧より低い過電圧が印加された場合に保護動作する第１の過電圧保護回路と、前記第１の設定電圧より高い過電圧が印加された場合に、前記端子間を短絡させ半導体集積回路内部の素子損傷を回避する第２の保護回路とを有する。 （もっと読む）

【課題】 静電気対策を施したスリムな細長の集積回路装置及びこれを含む電子機器を提供することにある。
【解決手段】 複数のパッド２００Ａ，２００Ｂを配列したパッド列２２０，２２２と、パッド列の下層に配置され、Ｎ列のパッド列の各々のパッドにそれぞれ接続された複数の静電気保護素子Ｄ１，Ｄ２とを有する。静電気保護素子ＤＩ１，ＤＩ２の各々は、Ｎ列のパッド列２２０，２２２の各１個にて構成されるＮ個のパッド２００Ａ，２００Ｂの各々の少なくとも一部をそれぞれ含む領域の下層に配置されて、Ｎ個のパッド２００Ａ，２００Ｂの一つにそれぞれ接続されている。 （もっと読む）

【課題】サージ耐量を高め易い高出力半導体装置を得ること。
【解決手段】支持基板１上に絶縁層３と半導体層５とがこの順に形成されたＳＯＩ基板１０と、該ＳＯＩ基板に形成された複数の横型ＤＭＯＳトランジスタ３０Ａとを備え、各横型ＤＭＯＳトランジスタのソース領域１２の周囲にバックゲート領域１４ａ，１４ｂが形成されている高出力半導体装置を作製するにあたり、金属もしくは合金またはバックゲート領域と同じ導電型の不純物拡散領域により、バックゲート領域から絶縁層側に延びる導電部をバックゲート領域の各々に直接接続させて半導体層に形成する。 （もっと読む）

【課題】本発明の目的は、配線層の面積を拡張せずに、隣接配線層間におけるカップリング容量を低減する多層配線半導体集積回路、半導体装置を提供することである。
【解決手段】本発明の実施の形態に係わる多層配線半導体集積回路は、それぞれ信号用配線および電源供給用配線を有する多層配線基板と、当該多層配線基板上に積載されて必要な機能を実現するための半導体回路ブロックとを備えている。そして、多層配線基板は、第１の方向に沿って形成される複数の配線を備える配線層３と、配線層３に隣接して積層され、それぞれ第１の方向と平行とはならない任意の角度を成す第２の方向に沿って形成される複数の配線を備える配線層２と、さらに、配線層２に隣接して積層され、第１の方向と直角を成す方向に沿って形成される複数の配線を備える配線層１とを備えている。 （もっと読む）

本発明は、流体冷却チャネルを集積された集積回路デバイス、およびこうした集積回路デバイスを製造する方法に関するものである。この方法は、絶縁層シーケンス内の電気相互接続部の横方向の所望位置、および流体冷却チャネル部の横方向の所望位置に凹部を形成するステップを備えている。この絶縁層シーケンスの凹部内に金属充填物を堆積させて、流体冷却チャネル部内に電気相互接続部および犠牲的充填物を形成する。その後に、この犠牲的金属充填物を、流体冷却チャネル部から選択的に除去する。
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【課題】半導体装置の小型化を実現すると同時に半導体装置の動作時の発熱を廃棄することの可能な半導体装置および斯かる半導体装置の製造方法を提供する。
【解決手段】接地面に設けられ、半導体ウエハ１０２上に配線および電極端子パターン１０４、１０６が形成されている半導体装置１００において、かかる電極端子パターンのうち、接地面と接続する電極端子パターンが形成されている部位には、かかる部位に設けられた電極端子パターンを貫通するようにして半導体ウエハに導通孔１０８が形成され、半導体ウエハには、この半導体ウエハの配線および電極端子パターンが形成されている面１０２ａと反対側の面１０２ｂから導通孔の底部１０８ａに達するまで、径が導通孔の各底部を包含可能な大きさである孔部１１０が形成され、かかる孔部には各底部および接地面を電気的に接続する一の導電体１１２が設けられている。 （もっと読む）

【課題】スイッチＭＭＩＣにおいて、ゲート配線と、ソース配線電極またはドレイン配線電極との交差部では容量が大きく、高周波信号の漏れが発生し、歪特性が悪い問題があった。
【解決手段】ゲート配線上を、比誘電率の大きい窒化膜（膜厚３０００Å）と、比誘電率の小さい中空部（厚さ２μｍ）で被覆し、その上にソース配線電極またはドレイン配線電極を設ける。これにより交差部での容量を低減できる。またゲート電極の一端を延在して曲折部を形成し、曲折部をソース電極−ドレイン電極間に配置する。これによりスイッチＭＭＩＣの全てのソース電極−ドレイン電極間に、ゲート電極（曲折部）またはゲート配線を配置できる。オフ側ＦＥＴのゲート電極は高周波信号としてＧＮＤ電位であるので、ドレイン電極−ソース電極間の高周波信号の漏れを防止でき、交差部の中空部の配置と併せてスイッチＭＭＩＣの歪特性を大幅に向上できる。 （もっと読む）

【課題】半導体素子等に起因して発生する熱を効率よく放熱する。
【解決手段】半導体装置は、半導体基板１１と、半導体基板に設けられた第１の拡散領域１２と、第１の拡散領域１２に設けられた半導体素子１７と、第１の拡散領域１２に設けられ、かつ冷却用の流体が供給される通路１４とを含む。 （もっと読む）

【課題】高集積化及び高信頼性を実現した半導体集積回路装置を提供する。
【解決手段】第１電圧電源で動作するＣＭＯＳ回路により形成された信号で、上記第１電圧電源よりも高い第２電圧電源に対応した出力信号を形成する出力回路を制御する半導体集積回路装置である。上記ＣＭＯＳ回路のうち、そのラッチアップ状態によって上記出力ＭＯＳＦＥＴを同時にオン状態にさせる可能性を持つ回路部分のＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴは、絶縁性分離手段により互いに電気的に分離された半導体領域に振り分けて形成する。上記第１回路部分を除く第２回路部分は、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとが絶縁性分離手段により電気的に分離された同じ半導体領域内に形成する。 （もっと読む）

【課題】無線チップでは、通信信号から電源電圧を生成するため、強大な通信信号を与えた場合には、無線チップ内部で大電圧を生成し、回路を電気的に破壊してしまう恐れがある。そこで強大な通信信号に対する耐性を備えた無線チップを提供することを課題とする。
【解決手段】無線チップは、電気回路が破壊する電圧、つまり規定電圧値以上の電源電圧に達した場合、電源配線と接地配線とが電気的に短絡する素子を有する。その結果、強大な通信信号に対する耐性を備えた無線チップを提供することができる。 （もっと読む）

【課題】本発明の目的は、静電気に対する保護の向上を図ることができる半導体装置を提供することにある。
【解決手段】半導体装置は、第１の電源系１１０に属する第１の電源ラインＶ_ＤＤ１及び第２の電源ラインＶ_ＳＳ１と、第２の電源系１１２に属する第３の電源ラインＶ_ＤＤ２及び第４の電源ラインＶ_ＳＳ２と、第２の電源ラインＶ_ＳＳ１にソースが接続された第１の電界効果トランジスタ１８２と、第４の電源ラインＶ_ＳＳ２にソースが接続された第２の電界効果トランジスタ１９２と、第１〜第４の電源ラインＶ_ＤＤ１，Ｖ_ＳＳ１，Ｖ_ＤＤ２，Ｖ_ＳＳ２のそれぞれを第１の静電保護素子１２０−１２６を介して共通接続する共通ライン２００と、電源ラインＶ_ＳＳ１，Ｖ_ＳＳ２の少なくとも一方と共通ライン２００の間に接続され、かつ少なくとも共通ライン２００への方向を順方向とするダイオードとして機能する第２の静電保護素子３００，４００と、を含む。 （もっと読む）

【課題】ＷＬ−ＣＳＰアッシング工程にて、再配線パターンに溜まった電荷によって、再配線パターンと半導体基板間における絶縁破壊，内部素子、あるいは絶縁膜の破壊などの発生を防止し得る構成とする。
【解決手段】ＷＬ−ＣＳＰの再配線により形成された接続配線１２１，１２２の一方を端子パッド１，６に接続し、他方をスクライブレーン領域３０に引き出した後、配線層５５を介してシリコン基板５６に接続されているコンタクトポスト１２３に接続する。これにより端子パッド１，６は、ＮＣ端子や静電耐圧の低い入力端子であっても、アッシング工程における電荷がシリコン基板５６に流れてチャージされないため、電気ストレスを受けない。スクライブレーン領域３０による個片分割後は、接続配線１２１，１２２がシリコン基板５６と切り離されるため、端子パッド１，６は本来設定された接続端子としての機能を損なわない。 （もっと読む）

【課題】優れた信頼性を有するＭＩＭ型容量素子の製造方法を提供する。
【解決手段】まず、半導体基板１上に、第１の導電膜１１、誘電体膜１２、及び第２の導電膜１３を順に形成する。そして、第２の導電膜１３をエッチングして上部電極１３ａを形成し、上部電極１３ａ形成後に誘電体膜１２をエッチングして容量絶縁膜１２ａを形成し、容量絶縁膜１２ａ形成後に第１の導電膜１１をエッチングして下部電極１１ａを形成する。以上の工程により形成されたＭＩＭ型容量素子１上に層間絶縁膜１４が形成され、層間絶縁膜１４に上部電極１３ａに到達するスルーホール１５ａが形成された時点で。スルーホール１５ａの底部に露出した上部電極１３ａに紫外光を照射する。本構成によれば、スルーホール１５ａの形成過程で上部電極１３ａに蓄積された電荷を除去することができ、当該電荷により、容量絶縁膜１２ａの絶縁耐圧が劣化されることを防止できる。 （もっと読む）