半導体装置

【課題】ＷＬ−ＣＳＰアッシング工程にて、再配線パターンに溜まった電荷によって、再配線パターンと半導体基板間における絶縁破壊，内部素子、あるいは絶縁膜の破壊などの発生を防止し得る構成とする。
【解決手段】ＷＬ−ＣＳＰの再配線により形成された接続配線１２１，１２２の一方を端子パッド１，６に接続し、他方をスクライブレーン領域３０に引き出した後、配線層５５を介してシリコン基板５６に接続されているコンタクトポスト１２３に接続する。これにより端子パッド１，６は、ＮＣ端子や静電耐圧の低い入力端子であっても、アッシング工程における電荷がシリコン基板５６に流れてチャージされないため、電気ストレスを受けない。スクライブレーン領域３０による個片分割後は、接続配線１２１，１２２がシリコン基板５６と切り離されるため、端子パッド１，６は本来設定された接続端子としての機能を損なわない。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＷＬ−ＣＳＰ（ウェハーレベル・チップサイズパッケージ）型の半導体装置に関するものである。
【背景技術】
【０００２】
図面を用いて従来のウェハーレベル・チップサイズパッケージ（ＷＬ−ＣＳＰ）の構造を説明する。
【０００３】
図１３は従来のＷＬ−ＣＳＰ半導体装置の一例を示し、その個片切断前の断面を示す断面図、図１４はＷＬ−ＣＳＰ端子パッドと半導体集積回路のアルミニウム配線の配置を示す説明図である。
【０００４】
図１３（ａ）は図１３（ｂ）に示すＮ−Ｎ’線の位置における平面方向の断面図、図１３（ｂ）は図１３（ａ）に示すＭ−Ｍ’線の位置における垂直方向の断面図である。
【０００５】
図１３（ａ）において、１，２，３，４，５，６，７，８，９，１０，１１，１２は、それぞれＷＬ−ＣＳＰの再配線パターンで形成された端子パッドである。端子パッド１〜１２のうち、端子１，１０はノンコネクト（ＮＣ）端子、端子６は静電耐圧が低い入力端子、端子５，７，１１はシリコン基板に接続された基板ＧＮＤ端子である。
【０００６】
また、４１，４２，４３，４４は、それぞれスクライブレーン領域３０で切断されて形成されるＷＬ−ＣＳＰの完成品チップに相当する領域である。
【０００７】
図１３（ｂ）において、５１はＷＬ−ＣＳＰを実装するためのバンプ、５２は外部接続端子を形成するための銅ポスト、５３はモールド樹脂、５４は半導体チップと再配線層を分ける絶縁層、５５は半導体製造工程で形成される複数の配線層、５６はシリコン基板である。
【０００８】
図１４はＷＬ−ＣＳＰの端子面から透視した図であり、８１は半導体集積回路における最上位のアルミニウム配線、８２はアルミニウム配線８１よりも下層の配線である。
【０００９】
一般に、ＷＬ−ＣＳＰを用いた半導体装置の製造工程には大きく分けて２つの工程がある。一方の工程は他のパッケージと同じく一般的な半導体製造工程であり、他方の工程は、主に銅を用いた再配線，ポスト形成，樹脂モールド，端子への半田バンプ付けなどの組み立て工程である。
【００１０】
このＷＬ−ＣＳＰの組み立て工程には、絶縁層形成，コンタクトポスト形成，配線工程など半導体製造工程と類似した工程があり、ワイヤーボンディングにより外部端子へ接続する他のパッケージと大きく異なっている。
【００１１】
ＷＬ−ＣＳＰにおいても他のパッケージと同様に、静電気などの電気的ストレスからのダメージを防ぐため、半導体素子のアルミニウム電極パッド部近くに保護ダイオードや保護トランジスタが設けられている。
【特許文献１】特開２０００−２７７６９７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、前記従来の対策だけでは、ＷＬ−ＣＳＰ組み立て工程のプラズマアッシング工程において再配線に電荷がチャージされて起こる電気的ストレスに対しては不十分であった。
【００１３】
例えば、図１３のＮＣ端子１のように電荷が抜ける経路を持たない再配線パターンがある場合、図１４に示すように、半導体基板のアルミニウム配線８１，８２よりも十分大きな面積を持つＮＣ端子１の再配線パターンに溜まった電荷によって、その再配線パターンと半導体基板の間での絶縁破壊や、さらには半導体内部の素子や絶縁膜の破壊に至ることがあった。
【００１４】
また、保護素子による対策もあるが、静電破壊試験で基準を満たしている場合でも、保護素子の許容以上の電気的ストレスが加われば、半導体基板の素子や絶縁層の破壊を生起することもあった。
【００１５】
本発明の目的は、前記従来の課題を解決し、ＷＬ−ＣＳＰアッシング工程にて、再配線パターンに溜まった電荷によって、再配線パターンと半導体基板間における絶縁破壊，内部素子、あるいは絶縁膜の破壊などの発生を防止し得る構成の半導体装置を提供することにある。
【課題を解決するための手段】
【００１６】
前記目的を達成するため、請求項１記載の発明は、シリコンウェハ上に個片分割用のスクライブレーン領域を持って同時に複数個作られるＷＬ−ＣＳＰ（ウェハーレベル・チップサイズパッケージ）型の半導体装置であって、ウェハ状態から個片分割する前の状態において、個片となるチップの少なくとも１つの接続端子からＷＬ−ＣＳＰの再配線により前記スクライブレーン領域に接続配線を引き出し、該接続配線を半導体集積回路またはシリコン基板に接続したことを特徴とする。
【００１７】
請求項２記載の発明は、シリコンウェハ上に個片分割用のスクライブレーン領域を持って同時に複数個作られるＷＬ−ＣＳＰ（ウェハーレベル・チップサイズパッケージ）型の半導体装置であって、個片分割する前の状態において、個片となるチップの少なくとも１つの接続端子からＷＬ−ＣＳＰの再配線により前記スクライブレーン領域に接続配線を引き出した後、該接続配線を同一チップ内の少なくとも１つの接続端子に接続したことを特徴とする。
【００１８】
請求項３記載の発明は、シリコンウェハ上に個片分割用のスクライブレーン領域を持って同時に複数個作られるＷＬ−ＣＳＰ（ウェハーレベル・チップサイズパッケージ）型の半導体装置であって、個片分割する前の状態において、個片となるチップの少なくとも１つの接続端子からＷＬ−ＣＳＰの再配線により前記スクライブレーン領域に接続配線を引き出した後、該接続配線を少なくとも１つの別チップの少なくとも１つの接続端子に接続したことを特徴とする。
【００１９】
請求項４に記載の発明は、シリコンウェハ上に個片分割用のスクライブレーン領域を持って同時に複数個作られるＷＬ−ＣＳＰ（ウェハーレベル・チップサイズパッケージ）型の半導体装置であって、個片分割する前の状態において、個片となるチップの少なくとも１つの接続端子からＷＬ−ＣＳＰの再配線により前記スクライブレーン領域に接続配線を引き出した後、該接続配線を同一チップの領域で半導体集積回路またはシリコン基板に接続したことを特徴とする。
【００２０】
請求項５に記載の発明は、シリコンウェハ上に個片分割用のスクライブレーン領域を持って同時に複数個作られるＷＬ−ＣＳＰ（ウェハーレベル・チップサイズパッケージ）型の半導体装置であって、個片分割する前の状態において、個片となるチップの少なくとも１つの接続端子からＷＬ−ＣＳＰの再配線により前記スクライブレーン領域に接続配線を引き出した後、少なくとも１つの別チップの領域で前記接続配線を半導体集積回路またはシリコン基板に接続したことを特徴とする。
【００２１】
請求項６に記載の発明は、シリコンウェハ上に個片分割用のスクライブレーン領域を持って同時に複数個作られるＷＬ−ＣＳＰ（ウェハーレベル・チップサイズパッケージ）型の半導体装置であって、半導体装置の機能や電気的特性に寄与しない少なくとも１つの接続端子を、静電破壊保護素子を介してシリコン基板に接続したことを特徴とする。
【００２２】
請求項７に記載の発明は、シリコンウェハ上に個片分割用のスクライブレーン領域を持って同時に複数個作られるＷＬ−ＣＳＰ（ウェハーレベル・チップサイズパッケージ）型の半導体装置であって、半導体製造工程における最上位のアルミニウム配線が、ノンコネクト端子のＷＬ−ＣＳＰの再配線パターンによるパッド外縁と深さ方向に重なりを持たないように構成したことを特徴とする。
【００２３】
請求項８に記載の発明は、シリコンウェハ上に個片分割用のスクライブレーン領域を持って同時に複数個作られるＷＬ−ＣＳＰ（ウェハーレベル・チップサイズパッケージ）型の半導体装置であって、請求項１〜請求項７記載のいずれかの半導体装置の構成を少なくとも２つ具備したことを特徴とする。
【発明の効果】
【００２４】
本発明に係る半導体装置によれば、例えばプラズマアッシングなどの製造工程においても、電荷がチャージされることなく半導体集積回路またはシリコン基板へ流れるため、半導体素子や絶縁膜などの破壊の発生を防止することができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一構成要素には同一番号を付与して詳しい説明を省略する。
【００２６】
（実施形態１）
図１は本発明の実施形態１である半導体装置の個片切断前の断面図である。図１（ａ）は図１（ｂ）に示すＢ−Ｂ’線の位置における平面方向の断面図、図１（ｂ）は図１（ａ）に示すＡ−Ａ’線の位置における垂直方向の断面図である。
【００２７】
図１（ａ）において、ＷＬ−ＣＳＰの再配線により形成された接続配線１２１，１２２は、接続配線１２１の一端がＮＣ端子１に、接続配線１２２の一端が低静電耐圧入力端子６に接続され、共に他端がスクライブレーン領域３０に引き出された後、コンタクトポスト１２３に接続されている。コンタクトポスト１２３は配線層５５を介してシリコン基板５６に接続されている。
【００２８】
以上のような構成とすることにより、端子パッド１，６は、組み立て工程のアッシング工程におけるプラズマによる電荷がシリコン基板５６に流れてチャージされることがなくなるため、電気ストレスを受けない。
【００２９】
スクライブレーン領域３０にて個片分割した後には、図２（ａ），（ｂ）の断面図に示すように、接続配線１２１，１２２はシリコン基板５６とは切り離され電気的に接続を持たなくなるため、端子パッド１，６は本来設定された接続端子としての機能を損なわない。
【００３０】
以上のように、実施形態１によれば、端子機能や電気特性への影響なしに、アッシング工程における半導体装置へのダメージを防ぐことができる。
【００３１】
（実施形態２）
図３は本発明の実施形態２である半導体装置の個片切断前の断面図である。図３（ａ）は図３（ｂ）に示すＤ−Ｄ’線の位置における平面方向の断面図、図３（ｂ）は図３（ａ）に示すＣ−Ｃ’線の位置における垂直方向の断面図である。
【００３２】
図３（ａ）において、ＷＬ−ＣＳＰの再配線により形成された接続配線２２１，２２２は、それぞれ一方が端子パッド１，６に接続され、他方がスクライブレーン領域３０に引き出された後、ＷＬ−ＣＳＰの再配線により形成された接続配線２２３の一方に接続されている。該配線２２３の他方は端子パッド５に接続されている。
【００３３】
この構成によれば、組み立て工程のアッシング工程で端子パッド１，６に溜まった電荷は、接続配線２２１，２２２及び基板ＧＮＤ端子５を介してシリコン基板５６に流出する。
【００３４】
スクライブレーン領域３０にて個片分割した後には、図４（ａ），（ｂ）の断面図に示すように、接続配線２２１，２２２はシリコン基板５６とは切り離され電気的に接続を持たなくなるため、端子パッド１，５，６は本来設定された接続端子としての機能を損なわない。
【００３５】
（実施形態３）
図５は本発明の実施形態３である半導体装置の個片切断前の断面図である。図５（ａ）は図５（ｂ）に示すＦ−Ｆ’線の位置における平面方向の断面図、図５（ｂ）は図５（ａ）に示すＥ−Ｅ’線の位置における垂直方向の断面図である。
【００３６】
図５（ａ）において、ＷＬ−ＣＳＰの再配線により形成された接続配線３２１，３２２は、それぞれ一方がチップ４１の端子パッド１、６に接続され、他方がスクライブレーン領域３０に引き出された後、ＷＬ−ＣＳＰの再配線により形成された接続配線３２３の一方に接続されている。該接続配線３２３の他方はチップ４２の端子パッド７に接続されている。
【００３７】
この構成によれば、組み立て工程のアッシング工程でチップ４１の端子パッド１、６に溜まった電荷は、接続配線３２１，３２２，３２３及び基板ＧＮＤ端子７を介してシリコン基板５６に流出する。
【００３８】
スクライブレーン領域３０にて個片分割した後には、図６（ａ），（ｂ）の断面図に示すように、接続配線３２１，３２２，３２３はシリコン基板５６とは切り離され電気的に接続を持たなくなるため、端子パッド１，６，７は本来設定された接続端子としての機能を損なわない。
【００３９】
（実施形態４）
図７は本発明の実施形態４である半導体装置の個片切断前の断面図である。図７（ａ）は図７（ｂ）に示すＨ−Ｈ’線の位置における平面方向の断面図、図７（ｂ）は図７（ａ）に示すＧ−Ｇ’線の位置における垂直方向の断面図である。
【００４０】
図７（ａ）において、ＷＬ−ＣＳＰの再配線により形成された接続配線４２１，４２２は、それぞれ一方が端子パッド１，６に接続され、他方がスクライブレーン領域３０に引き出された後、ＷＬ−ＣＳＰの再配線により形成された接続配線４２３の一方に接続されている。該接続配線４２３の他方は同一チップ内でシリコン基板５６に接続されている。
【００４１】
この構成によれば、組み立て工程のアッシング工程で端子パッド１，６に溜まった電荷は、接続配線４２１，４２２，４２３を介してシリコン基板５６に流出する。
【００４２】
スクライブレーン領域３０にて個片分割した後には、図８（ａ），（ｂ）の断面図に示すように、接続配線４２１，４２２，４２３はシリコン基板５６とは切り離され電気的に接続を持たなくなるため、端子パッド１、６は本来設定された接続端子としての機能を損なわない。
【００４３】
（実施形態５）
図９は本発明の実施形態５である半導体装置の個片切断前の断面図である。
【００４４】
図９（ａ）は図９（ｂ）に示すＪ−Ｊ’線の位置における平面方向の断面図、図９（ｂ）は図９（ａ）に示すＩ−Ｉ’線の位置における垂直方向の断面図である。
【００４５】
図９（ａ）において、ＷＬ−ＣＳＰの再配線により形成された接続配線５２１，５２２は、それぞれ一方がチップ４１の端子パッド１，６に接続されるとともに、他方がスクライブレーン領域３０に引き出された後、ＷＬ−ＣＳＰの再配線により形成された接続配線５２３の一方に接続されている。該接続配線５２３の他方は別チップ４２内でシリコン基板５６に接続されている。
【００４６】
この構成によれば、組み立て工程のアッシング工程で端子パッド１，６に溜まった電荷は、接続配線５２１，５２２，５２３を介してシリコン基板５６に流出する。
【００４７】
スクライブレーン領域３０にて個片分割した後には、図１０（ａ），（ｂ）の断面図に示すように、接続配線５２１，５２２，５２３はシリコン基板５６とは切り離され電気的に接続を持たなくなるので、端子パッド１，６は本来設定された接続端子としての機能を損なわない。
【００４８】
（実施形態６）
図１１は本発明の実施形態６である半導体装置の個片切断前の断面図である。図１１（ａ）は図１１（ｂ）に示すＬ−Ｌ’線の位置における平面方向の断面図、図１１（ｂ）は図１１（ａ）に示すＫ−Ｋ’線の位置における垂直方向の断面図である。
【００４９】
図１１（ａ），（ｂ）において、６２１，６２２は、それぞれ端子パッド１，１０に接続される保護ダイオードである。端子パッド１，１０は、それぞれ保護ダイオード６２１，６２２に接続されているため、アッシング工程のプラズマ電荷による絶縁破壊は起こらず、半導体集積回路に直接接続されないので、機能や電気特性に影響されることのないＮＣ端子と同様な取り扱いができる。
【００５０】
ＷＬ−ＣＳＰ実装強度の問題と電気的特性の問題でＮＣ端子が必要な場合でも、実施形態６の構成を採用することにより、アッシング工程でダメージを受けることがないＮＣ端子と同等の端子を設けることができる。
【００５１】
（実施形態７）
ＮＣ端子において、プラズマアッシングの電荷チャージによる静電破壊を防ぐには、端子パッドの下に半導体集積回路の素子や配線を配置しないことが考えられるが、端子パッドは半導体集積回路と比較して非常に大きなものであり、サイズとコスト両面で大きな損失となるので現実的でない。
【００５２】
平板上の電荷が外周部に集中する特性を考えると、端子パッドの外周に沿った範囲だけ、半導体基板のアルミニウム配線の端子パッドに近い上部の配線を配置しないようにすれば、導電性である端子パッドとアルミニウム配線の物理的距離が確保できるので静電耐圧が上がる。
【００５３】
図１２は本発明の実施形態７の半導体装置におけるＷＬ−ＣＳＰの端子パッドと半導体集積回路のアルミニウム配線の配置を示す説明図である。
【００５４】
図１２（ａ），（ｂ）は、ＷＬ−ＣＳＰの端子面から透視した図であって、図１２（ａ）の７８１は半導体集積回路における最上位のアルミニウム配線、７８２はアルミニウム配線７８１よりも下層の配線であり、図１２（ｂ）の８８１，８８３は半導体集積回路における最上位のアルミニウム配線、８８２はアルミニウム配線８８１，８８３よりも下層の配線である。
【００５５】
図１２（ａ）のアルミニウム配線７８１は、端子パッド１の外周部と垂直方向に重なりを持たないように配線を配置したものであり、このような構成とすることにより、チャージされた電荷による電界は分散されて弱まり、また物理的距離も取れるので耐圧自体も高くなる。
【００５６】
また、図１２（ｂ）も図１２（ａ）と同様の論理にて、最上位層のアルミニウム配線８８１，８８３を端子パッド外周部に重なりを持たないように配置したものである。
【００５７】
なお、前記各実施形態における少なくとも２つの構成を適宜選択して組合わせて採用することにより、半導体素子や絶縁膜などの破壊の発生をより効果的に防止することが可能になる。
【産業上の利用可能性】
【００５８】
本発明に係る半導体装置の構成は、ＷＬ−ＣＳＰアッシング工程のプラズマ電荷によるダメージを防ぐことに有用である。また本発明は、半導体装置をウェハから個片分割する前の接続において、外部から電圧や信号を入力して、個片分割後に電気的接続が不要となるような検査あるいは調整などまでに応用が可能である。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施形態１である半導体装置の個片分割前の断面図
【図２】実施形態１における個片分割後の断面図
【図３】本発明の実施形態２である半導体装置の個片分割前の断面図
【図４】実施形態２における個片分割後の断面図
【図５】本発明の実施形態３である半導体装置の個片分割前の断面図
【図６】実施形態３における個片分割後の断面図
【図７】本発明の実施形態４である半導体装置の個片分割前の断面図
【図８】実施形態４における個片分割後の断面図
【図９】本発明の実施形態５である半導体装置の個片分割前の断面図
【図１０】実施形態５における個片分割後の断面図
【図１１】本発明の実施形態６である半導体装置における個片分割前の断面と保護素子の接続図
【図１２】本発明の実施形態である半導体装置における端子パッドとアルミニウム配線の配置を示す説明図
【図１３】従来の半導体装置における個片分割前の断面図
【図１４】従来の半導体装置における端子パッドとアルミニウム配線の配置を示す説明図
【符号の説明】
【００６０】
１，２，３，４，５，６，７，８，９，１０，１１，１２端子パッド
３０スクライブレーン領域
４１，４２，４３，４４ＷＬ−ＣＳＰチップ
５１バンプ
５２銅ポスト
５３モールド樹脂
５４絶縁膜
５５半導体集積回路の配線層
５６シリコン基板
８１，８２アルミニウム配線
１２１，１２２接続配線（ＷＬ−ＣＳＰの再配線）
１２３コンタクトポスト
２２１，２２２，２２３接続配線（ＷＬ−ＣＳＰの再配線）
３２１，３２２，３２３接続配線（ＷＬ−ＣＳＰの再配線）
４２１，４２２，４２３接続配線（ＷＬ−ＣＳＰの再配線）
５２１，５２２，５２３接続配線（ＷＬ−ＣＳＰの再配線）
６２１，６２２保護ダイオード
７８１，８８１，８８３アルミニウム配線

【特許請求の範囲】
【請求項１】
シリコンウェハ上に個片分割用のスクライブレーン領域を持って同時に複数個作られるＷＬ−ＣＳＰ（ウェハーレベル・チップサイズパッケージ）型の半導体装置であって、
ウェハ状態から個片分割する前の状態において、個片となるチップの少なくとも１つの接続端子からＷＬ−ＣＳＰの再配線により前記スクライブレーン領域に接続配線を引き出し、該接続配線を半導体集積回路またはシリコン基板に接続したことを特徴とする半導体装置。
【請求項２】
シリコンウェハ上に個片分割用のスクライブレーン領域を持って同時に複数個作られるＷＬ−ＣＳＰ（ウェハーレベル・チップサイズパッケージ）型の半導体装置であって、
個片分割する前の状態において、個片となるチップの少なくとも１つの接続端子からＷＬ−ＣＳＰの再配線により前記スクライブレーン領域に接続配線を引き出した後、該接続配線を同一チップ内の少なくとも１つの接続端子に接続したことを特徴とする半導体装置。
【請求項３】
シリコンウェハ上に個片分割用のスクライブレーン領域を持って同時に複数個作られるＷＬ−ＣＳＰ（ウェハーレベル・チップサイズパッケージ）型の半導体装置であって、
個片分割する前の状態において、個片となるチップの少なくとも１つの接続端子からＷＬ−ＣＳＰの再配線により前記スクライブレーン領域に接続配線を引き出した後、該接続配線を少なくとも１つの別チップの少なくとも１つの接続端子に接続したことを特徴とする半導体装置。
【請求項４】
シリコンウェハ上に個片分割用のスクライブレーン領域を持って同時に複数個作られるＷＬ−ＣＳＰ（ウェハーレベル・チップサイズパッケージ）型の半導体装置であって、
個片分割する前の状態において、個片となるチップの少なくとも１つの接続端子からＷＬ−ＣＳＰの再配線により前記スクライブレーン領域に接続配線を引き出した後、該接続配線を同一チップの領域で半導体集積回路またはシリコン基板に接続したことを特徴とする半導体装置。
【請求項５】
シリコンウェハ上に個片分割用のスクライブレーン領域を持って同時に複数個作られるＷＬ−ＣＳＰ（ウェハーレベル・チップサイズパッケージ）型の半導体装置であって、
個片分割する前の状態において、個片となるチップの少なくとも１つの接続端子からＷＬ−ＣＳＰの再配線により前記スクライブレーン領域に接続配線を引き出した後、少なくとも１つの別チップの領域で前記接続配線を半導体集積回路またはシリコン基板に接続したことを特徴とする半導体装置。
【請求項６】
シリコンウェハ上に個片分割用のスクライブレーン領域を持って同時に複数個作られるＷＬ−ＣＳＰ（ウェハーレベル・チップサイズパッケージ）型の半導体装置であって、
半導体装置の機能や電気的特性に寄与しない少なくとも１つの接続端子を、静電破壊保護素子を介してシリコン基板に接続したことを特徴とする半導体装置。
【請求項７】
シリコンウェハ上に個片分割用のスクライブレーン領域を持って同時に複数個作られるＷＬ−ＣＳＰ（ウェハーレベル・チップサイズパッケージ）型の半導体装置であって、
半導体製造工程における最上位のアルミニウム配線が、ノンコネクト端子のＷＬ−ＣＳＰの再配線パターンによるパッド外縁と深さ方向に重なりを持たないように構成したことを特徴とする半導体装置。
【請求項８】
シリコンウェハ上に個片分割用のスクライブレーン領域を持って同時に複数個作られるＷＬ−ＣＳＰ（ウェハーレベル・チップサイズパッケージ）型の半導体装置であって、
請求項１〜請求項７記載のいずれかの半導体装置の構成を少なくとも２つ具備したことを特徴とする半導体装置。

【図１】