【課題】マイクロ波帯からミリ波帯の広帯域においてアイソレーションの劣化が発生し難く、コンデンサを用いた高周波接地による単電源動作が簡単な構成で実現できるようにする。
【解決手段】基板１の上に中心導体線路１３と複数のＦＥＴ１４，１５が形成される集積回路において、基板１の片面上に形成された上記中心導体線路１３と、その両側に一定の間隙を介して配置された面状接地電極２とで形成されるコプレナー線路を設け、このコプレナー線路の接地電極２上で、この接地電極２の縁線ｐに沿うようにして、接地用コンデンサ３を形成し、この接地用コンデンサ３を共通のコンデンサとして複数の上記ＬＥＤ１４，１５のソースに接続する。これにより、接地用コンデンサ３が接地電極２に対し分布容量として構成され、またインダクタンス成分を持つスルーホールを不要にすることができる。 （もっと読む）

【課題】調整用フューズの切断が失敗しても半導体基板に形成された回路が安全性高く保護される構造の半導体装置を提供すること。
【解決手段】この半導体装置は、半導体基板１上において、能動素子や受動素子のデバイス（略図する）を含む内部回路へ接続される本配線側パターン３ｂと、高電圧印加により切断される調整用フューズ５が介在されたフューズ配線側パターン３ａと、これらのフューズ配線側パターン３ａと本配線側パターン３ｂとにそれぞれ接続された電極としてのプローブ検査用パッド２とを備えており、本配線側パターン３ｂについては、調整用フューズ５の切断不良時に生じる電気的な負荷（大電圧、大電流）を受けて切断される回路保護用フューズ６が介在されている。 （もっと読む）

【目的】ジャンクションブロックを不要とし、またワイヤーハーネスの占有スペースを縮小化し、過電流となった主電流を確実に遮断できて、電気経路を確実に開放できるヒューズ素子を半導体基板内に形成した半導体装置およびその製造方法を提供する。
【解決手段】ｐ半導体基板１に形成したトレンチ１８の内壁にシリコン酸化膜２１を介してヒューズ素子２２を形成し、トレンチ１８の開口部を塞ぐようにポリイミド膜２３を被覆することで、溶断したヒューズ素子２２が再度固化したときに、固化したヒューズ材で第１表面端子ａと第２表面端子ｂの間を短絡しないようにする。半導体装置内にヒューズ素子２２を有することで、ジャンクションブロックを不要とし、またワイヤーハーネスの占有スペースを縮小化できる。 （もっと読む）

【課題】高電圧・大電流で動作する半導体チップの故障時の短絡電流を小型、低コストで遮断する半導体装置を得る。
【解決手段】並列に接続された第１及び第２の配線体８，４０と、第１の配線体８である銅ワイヤの一部を覆うシリコンゲル１２と、第２の配線体４０に接続された電磁開閉器４１と、半導体チップ１の短絡モードを検出する検出装置４３とを備え、検出装置４３の検出信号で第２の配線体を電磁開閉器４１で開放し、半導体チップ１に流れる電流を第１の配線体８である銅ワイヤに転流し、この銅ワイヤを溶断もしくは遮断させ、発生したアーク電流をシリコンゲル１２で消弧して遮断する。 （もっと読む）

【課題】保護回路の電気的特性を良好にさせ、占有面積を小さくすることを目的の一とする。また、薄膜トランジスタを有する表示装置の信頼性を高めることを目的の一とする。
【解決手段】基板上に形成される第１配線と、第１配線と交差する第２配線と、第１配線及び第２配線を絶縁する絶縁膜とが形成され、第１配線及び第２配線の交差部において、第１配線または第２配線の一方が、第１配線または第２配線の他方側へ突出する保護回路である。また、第１配線及び第２配線を絶縁する絶縁膜は、第１配線及び第２配線の交差部において、凹部または分離部が形成され、当該領域において、第１配線または第２配線の一方が、第１配線または第２配線の他方側に突出する保護回路である。 （もっと読む）

【課題】ＭＩＭキャパシタの面積を増大させることなく対破壊電圧性を向上でき、スティッキングを防止することができる半導体装置を提供すること。
【解決手段】半導体基板上に第１の下部電極１２−１、第１の誘電体薄膜１３、第１の上部電極１４が積層されキャパシタが形成されている。第１の接地用電極１５−１および第１の上部電極１４とは配線用電極１６により相互に接続されている。半導体基板上には、第１の下部電極１２−１に接続された第２の下部電極１７が形成され、この第２の下部電極１７は、表面の一部が第２の誘電体薄膜１８で覆われており、残部の表面には複数の突起体２３が形成され、これらの突起体２３の間には突起体２３より高く絶縁体２４が形成される。第２の誘電体薄膜１８上に第２の上部電極１９が積層形成される。この第２の上部電極１９にフレキシブル帯状導体２２の一端が接続される。このフレキシブル帯状導体２２の他端は第１の接地用電極１５−１に接続された第２の接地用電極２１−１に接続されている。 （もっと読む）

【課題】小型であり、サージに強い半導体装置を提供する。
【解決手段】高電位配線と低電位配線と信号配線に接続されている内部回路を、信号配線に入力されるサージから保護する保護回路を備えた半導体装置。保護回路は、低電位配線に接続されているＰ型ウェルと、Ｐ型ウェルと隣接しており、高電位配線に接続されているＮ型ウェルを備えている。Ｐ型ウェル内にはＮＭＯＳ領域が形成されている。Ｎ型ウェル内には、ＰＭＯＳ領域が形成されている。ＮＭＯＳ領域とＮ型ウェルに挟まれた範囲のＰ型ウェルには、ＮＭＯＳ領域とＮ型ウェルから分離されており、低電位配線に接続されているＮ型カソード領域が形成されている。ＰＭＯＳ領域とＰ型ウェルに挟まれた範囲のＮ型ウェルには、ＰＭＯＳ領域とＰ型ウェルとＮ型カソード領域から分離されており、高電位配線に接続されているＰ型アノード領域が形成されている。 （もっと読む）

【課題】新たな素子を追加することなく、基本的な構成のＳＣＲ素子のみで、高いＳＣＲトリガー電流をもつＳＣＲ素子を備えた静電気保護回路を提供する。
【解決手段】ＰＮＰバイポーラトランジスタ７のエミッタとベースがアノード端子５に、コレクタがＮＰＮバイポーラトランジスタ８のベースに接続されている。ＮＰＮバイポーラトランジス８タのエミッタがカソード端子６に、ベースが第１抵抗Ｒ１を介してカソード端子６に、コレクタが第２抵抗Ｒ２を介してＰＮＰバイポーラトランジスタ７のベースに接続されている。 （もっと読む）

ヒューズの機能を替え、かつ半永久的に使用しうるＭＩＴ素子を用いて、パワートランジスタの発熱を防止することによって、パワートランジスタを保護しうるトランジスタの発熱制御回路及びその発熱制御方法を提供する。所定の臨界温度で急激な金属−絶縁体転移（ＭＩＴ）が発生するＭＩＴ素子と、駆動素子に接続されて駆動素子への電力供給を制御するパワートランジスタと、を含み、ＭＩＴ素子がトランジスタの表面あるいは発熱部分に取り付けられ、回路的にはトランジスタのベースまたはゲート端子に接続され、トランジスタが臨界温度以上に上昇した時、ＭＩＴ素子がトランジスタの電流を減らすか、遮断することによって、トランジスタの発熱を防止する発熱制御回路である。
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【課題】応答速度の速いＥＳＤ保護回路およびそれを用いた半導体装置を提供することを目的とする。
【解決手段】第１の電位ＶＤＤが与えられる第１外部電源入力端子１５と、第１の電位ＶＤＤより低い第２の電位ＶＳＳが与えられる第２外部電源入力端子１６との間に接続されるとともに、前段の出力端子を後段の入力端子に接続し、リング状に接続された複数の論理ゲート回路１７を具備し、ＥＳＤサージに複数の論理ゲート回路１７が応答する初期段階において、出力端子と入力端子の接続ノードに第１の電位ＶＤＤより低く、且つ第２の電位ＶＳＳより高い中間の電位が与えられると、複数の論理ゲート回路１７に第１の電位ＶＤＤから第２の電位ＶＳＳに向かって貫通電流が流れ、第１および第２の電位ＶＤＤ、ＶＳＳが与えられているときは、複数の論理ゲート回路１７の論理値が一定の状態に保持されている。 （もっと読む）

【課題】急峻なサージ電流から内部回路を保護できるＥＳＤ保護回路を提供する。
【解決手段】放電回路１４は、内部回路２および入力端子１１が接続される電源電位端ＶＤＤ、基準電位端ＶＳＳに印加された過電流を放電することによって電源電位端と基準電位端との間の電位差を所定値に保つ。第１ｐ型、第１ｎ型ＭＯＳＦＥＴ１５、１６の各ゲート端子は入力端子と接続される。第２ｐ型ＭＯＳＦＥＴ１８は、第１ｐ型ＭＯＳＦＥＴと電源電位端との間に接続され、ゲートに第１制御信号が供給される。第２ｎ型ＭＯＳＦＥＴ１９は、第１ｎ型ＭＯＳＦＥＴと基準電位端との間に接続され、ゲートに第２制御信号が供給される。検出回路２１は、第２ｐ型、第２ｎ型ＭＯＳＦＥＴをオンさせる第１、第２制御信号を印出力し続け、第１電源電位端と基準電位端との間の電位差が所定値からずれている間、第２ｐ型、第２ｎ型ＭＯＳＦＥＴをオフさせる第１、第２制御信号を出力する。 （もっと読む）

【課題】効率良く放熱すること、周囲の回路の誤動作の防止およびコンパクトな装置を提供する。
【解決手段】空洞部を内部に有し、空洞部の上方に形成された第１半導体領域と、空洞部を取り囲む領域の上方に形成された第２半導体領域と、を有する半導体基板と、第１半導体領域に形成された電力増幅器と、第２半導体領域に形成されたデジタル回路またはアナログ回路と、第１半導体領域を覆う第１絶縁膜と、第２半導体領域を覆う第２絶縁膜と、第２絶縁膜に設けられ、空洞部に接続する第１開口部と、電力増幅器に対して第１開口部と反対側の第２絶縁膜に設けられ、空洞部に接続し、第１開口部よりも開口面積が小さい第２開口部と、第１開口部から第２開口部に向かって外気が流れるように第１および第２絶縁膜上に形成され、第１開口部の第２開口部側の端部から第２開口部に向かうに連れて断面積が小さくなる流路とを備えている。 （もっと読む）

【課題】 保護回路内の局所部分が過度の発熱し、保護回路が破壊に至ることを抑制する技術を提供する。
【解決手段】 保護回路８は、第１端子Ｕと第２端子Ｌの間に接続されているとともに、ｐｎｐトランジスタ１６とｎｐｎトランジスタ１０を備えている。ｐｎｐトランジスタ１６のベースとｎｐｎトランジスタ１０のコレクタが第１抵抗６を介して第１端子Ｕに接続されている。ｎｐｎトランジスタ１０のベースとｐｎｐトランジスタ１６のコレクタが第２抵抗１４を介して第２端子Ｌに接続されている。ｎｐｎトランジスタ１０のエミッタと第２端子Ｌの間に追加抵抗１２が挿入されている。 （もっと読む）

【課題】ダミーパターンを利用することで、モニタ項目を削減することなく、且つスクライブ領域の幅を広げることなく、且つモニタ結果に誤差が含まれる事を防止して、ＴＥＧパターンを形成できる半導体集積回路を提供する。
【解決手段】この半導体集積回路は、チップ内に形成された複数の機能モジュールと、チップ内の所定の機能モジュール２の周辺の空き領域３に形成され、収差モニタ機能を有する機能性ダミーパターン５とを備え、機能性ダミーパターン５は、平面視で帯状のメタル部Ｂと帯状の絶縁膜部Ｌとがそれぞれ周期的に繰り返されて形成される。 （もっと読む）

【課題】 本発明の目的は電源遮断特性の改善を図り得る電界効果型半導体装置を提供する。
【解決手段】 半導体基板に円状領域および該円状領域から導出された導出領域を有するドレイン領域と導出領域と電気的に絶縁され円状領域の外周を間隔を有して環状に取り囲むゲート領域と該ゲート領域および導出領域の外周を間隔を有して覆うソース領域とを備えたリサーフ構造であり、導出領域を介して接合型電界効果半導体装置のドレインに接続され当該電界効果半導体装置の前記ゲート領域によって構成されるゲートに接合型電界効果半導体装置のゲートおよびソースが共に接続される電界効果半導体装置においてソース領域は開口する部位においてドレイン領域およびソース領域の離間間隔が他の部位よりも広く形成されている。 （もっと読む）

【課題】 工程の増加や占有面積の大きな増加なくオフリーク電流を小さく抑えた、十分なＥＳＤ保護機能を持たせたシャロートレンチ分離構造を有するＥＳＤ保護用のＮ型のＭＯＳトランジスタを有する半導体装置を得る。
【解決手段】 素子分離にシャロートレンチ構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域の近傍に、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域と接したＰ型の領域を介して外部接続端子からの信号を受けるＮ型の領域を形成した。 （もっと読む）

【課題】ＥＳＤ保護回路の数を低減しつつ、内部回路をＥＳＤ破壊から十分に保護することが可能な半導体装置を提供する。
【解決手段】ヒューズの切断部位が露出することで発生するＥＳＤ破壊から内部回路を保護するために、従来のようにヒューズ毎に個別のＥＳＤ保護回路を設けるのではなく、複数のヒューズで共用される部位、例えば複数のヒューズが接続される共通配線や帯電した冶具等の物体の半導体チップとの接触面の大きさに応じて設定される単位格子毎に配置されるパッドにＥＳＤ保護回路を接続し、少ないＥＳＤ保護回路によって内部回路を効率的に保護する。 （もっと読む）

【課題】 静電放電の保護効果を有するパネルと電子装置を提供する。
【解決手段】 パネル基板、及び前記パネル基板上に堆積された複数のパターン化された導電層を含む静電放電の保護効果を有するパネルであって、前記パネルは、アレイ表示域と駆動回路域を有し、前記パターン化された導電層の中の１つの第１導電層は、前記駆動回路域内に複数のほぼ重複したパターンを有し、前記第１導電層は、その他にダミーバーを有し、前記重複性パターンの端パターンの外端に設置され、且つ前記ダミーバーが前記パネルで電力を供給されて操作した時に、電気的に浮動状態となるように設計されており、絶縁物によって任意の電源と絶縁されるため、前記ダミーバーが前記端パターンを保護し、静電放電のダメージを防ぐことができるパネル。 （もっと読む）

【課題】半導体素子の熱による素子欠陥及び破壊を未然に防止するのに適した半導体素子及びその製造方法を提供する。
【解決手段】ウェハー上にトランジスタ１０を形成する段階と、トランジスタ１０の上部に絶縁層を形成する段階と、トランジスタ１０の両側のソース／ドレイン領域のうち一方の側のソース／ドレイン領域の電気的連結のための第１コンタクトホール２０及び第２コンタクトホール３０を絶縁層に形成する段階と、第２コンタクトホール３０の内部に相変化物質を蒸着し、温度変化によって電気的連結を選択的に遮断する相変化物質層３１を形成する段階と、第１コンタクトホール２０及び第２コンタクトホール３０を埋め立てる段階と、を含んで半導体素子の製造方法。 （もっと読む）

【課題】 半導体素子の温度上昇を防止することができるパワー素子と非パワー素子とが混載された半導体装置を実現する。
【解決手段】 素子形成基板１１ｃのＬＤＭＯＳ１２とＣＭＯＳ１３との間の領域には、パッシベーション膜１５の表面に開口を有し、埋込酸化膜１１ｂに到達する溝状に形成された空隙部である第１遮蔽部１６が設けられている。支持基板１１ａのＣＭＯＳ１３直下の領域には、表面１１ｆに開口を有し、埋込酸化膜１１ｂに向かって、横断面が四角形状に空隙部が形成された第２遮蔽部１７が設けられている。これにより、ＬＤＭＯＳ１２とＣＭＯＳ１３との間に熱伝導の悪い空隙部を形成することができるので、ＬＤＭＯＳ１２における発熱が素子形成基板１１ｃまたは支持基板１１ａを介して基板面方向に伝達してＣＭＯＳ１３に伝わることを抑制することができる。 （もっと読む）