基板装置は、基板装置上で過渡的な電気イベントに対処するための１つ以上の基準を特定することにより設計される。１つ以上の基準は、少なくとも一部は設計者から提供される入力に基づいてもよい。１つ以上の基準から、１つ以上の特性が、基板内部の少なくとも一部の又はこれに接した層としてＶＳＤ材料を集積するために決定されてもよい。ＶＳＤ材料の層は、過渡的な電気条件から基板の１つ以上の構成要素を保護するために配置されてもよい。
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【課題】サージ耐量が高い半導体装置を提供する。
【解決手段】クランプダイオード２１とＨＦＥＴ２２とを並列に接続し、クランプダイオード２１においては、ＧａＮ層１上にＡｌＧａＮ層２を設け、ＡｌＧａＮ層２上にアノード電極４及びカソード電極５を設け、ＡｌＧａＮ層２におけるアノード電極４とカソード電極５との間の領域にｐバリア層３を形成する。アノード電極４とカソード電極５との間に高電圧が印加されると、ｐバリア層３が空乏化する。これにより、アノード電極４とカソード電極５との間で電流が流れ、電圧がクランプされる。このようなクランプダイオード２１をＨＦＥＴ２２のソース電極９とドレイン電極１０との間に接続することで、高サージ耐量を実現する。 （もっと読む）

【課題】電気特性の信頼性を向上させることができる半導体装置を提供する。
【解決手段】ＬＣＤドライバＩＣ１４（半導体装置）は、トランジスタ素子３１と、トランジスタ素子３１を電気的に分離するためのＳＴＩ分離層３２と、ＳＴＩ分離層３２及び拡散領域４３上に跨って形成されたゲート配線３４と、ゲート配線３４とＳＴＩ分離層３２との間に形成された絶縁膜４１とを有する。絶縁膜４１は、ゲート配線３４に印加される高電圧に対して絶縁耐圧を確保するために用いられる。このような構成のＬＣＤドライバＩＣ１４によれば、製造過程においてＳＴＩ分離層３２に欠陥が生じた場合であっても、欠陥の影響を受けることなく、ゲート配線３４に高電圧を印加することが可能となる。 （もっと読む）

【課題】従来技術の短所を克服する異なった電力領域間のインターフェースのＥＳＤ保護のための領域間保護技術を提供すること。
【解決手段】多数の電力領域を持つ集積回路（ＩＣ）の保護のための領域間静電放電（ＥＳＤ）保護回路を有する装置。ＥＳＤ事象に応じて、保護回路は異なった電力領域間のＥＳＤ保護を提供する。特に、保護回路は１つの電力領域に結合された少なくとも１つのクランプを含み、同クランプはＥＳＤ事象の発生中に電流を伝導して、２つの異なった電力領域間のインターフェース回線に余分な電流を提供する。また、この余分な電流は、インターフェース回線上のインピーダンス要素にかかる電圧を上昇させ、それにより、ＥＳＤ保護のための設計の余裕を改善し、かつ、ＩＣ製品のためのより優れたＥＳＤ保護能力を提供する。 （もっと読む）

【課題】ノイズの悪影響を低減しながらレイアウト効率を向上できる集積回路装置の提供。
【解決手段】集積回路装置はデジタル電源調整回路３０、アナログ電源調整回路３２、制御ロジック回路１１０、アナログ回路１２０、電源配線領域ＰＷＲＧを含む、電源配線領域ＰＷＲＧには、デジタル電源ＶＤＤ３を供給するためのデジタル電源線とアナログ電源ＶＤ４５Ａを供給するためのアナログ電源線が配線される。制御ロジック回路１１０のＤ１方向側にデジタル電源調整回路３０、アナログ回路１２０、アナログ電源調整回路３２が配置される。電源配線領域ＰＷＲＧは、制御ロジック回路１１０と、デジタル電源調整回路３０、アナログ回路１２０、アナログ電源調整回路３２との間の領域にＤ２方向に沿って形成される。 （もっと読む）

【課題】信頼性を確保しつつヒューズ素子の配列ピッチを狭くすることが可能な半導体装置を提供する。
【解決手段】レーザビームの照射により切断可能な複数のヒューズ素子１０１〜１０５と、平面的に見て複数のヒューズ素子間に位置し、レーザビームを減衰可能な減衰部材１４０とを備える。減衰部材１４０は複数の柱状体によって構成されている。これにより、切断すべきヒューズ素子から半導体基板側へ漏れ出したレーザビームＬは、複数の柱状体によって構成された減衰部材１４０によって吸収されるとともに、フレネル回折によって散乱する。これにより、このため、柱状体が過度のエネルギーを吸収することによって絶縁膜にクラックなどが生じることがなく、効率的にレーザビームを減衰させることが可能となる。 （もっと読む）

【課題】電磁波ノイズに対する耐量を確保し、かつ、複数箇所の温度を測定することができる感温ダイオードを備えた半導体装置を提供する。
【解決手段】各パッド３１、３２間に第１感温ダイオード２１および第２感温ダイオード２２を並列接続する。この場合、第１感温ダイオード２１のアノードに第２感温ダイオード２２のカソードを接続して、各感温ダイオード２１、２２が逆方向となるように並列接続する。そして、各パッド３１、３２に電圧を印加し、温度を測定したい感温ダイオード２１、２２のうちいずれか一方を順方向にバイアスして順方向電圧Ｖｆをモニタすることで温度を測定し、逆方向にバイアスした他方をノイズ除去用として機能させる。 （もっと読む）

【課題】無線で充電可能なバッテリーが設けられた半導体装置に給電器を近接させない場合であっても、当該バッテリーの充電が可能な半導体装置を提供することを目的とする。
【解決手段】アンテナ回路と、前記アンテナ回路を介して無線通信を行う通信制御回路と、前記アンテナ回路を介して無線で供給される電力が充電されるバッテリーと、前記アンテナ回路を介して他の半導体装置のバッテリーに無線で電力の供給を行う発振回路とを設ける。 （もっと読む）

【課題】半導体チップ組立時において発生する静電気放電によって流れる電流がヒューズ素子を介して放電してしまうため、半導体チップの機能に不具合が生じるという問題があった。
【解決手段】半導体チップ１は、少なくとも一つのヒューズ素子２１と、ヒューズ素子２１上に設けられたヒューズ開口部１７と、ヒューズ開口部１７の底部１７ａより下層であって、ヒューズ素子２１と同層若しくは上層に配置された放電電極３１と、を備える。これにより、半導体チップ組立時において発生する静電気放電電流を、放電電極３１を介して放電させることができる。 （もっと読む）

【課題】電流の逆流防止用のショットキ・ダイオードを無くし、一般的なプロセスを用いて制御部とバス用出力回路を一体化してＩＣ化できるようにする。
【解決手段】電流制御回路（３）は、参照電圧と出力ノード（６）の電圧を比較し、半導体スイッチング素子（２）を制御する。半導体スイッチング素子（２）は、出力ノード（６）の電圧が参照電圧より低いとき電流源（１）を出力ノード（６）に接続し、出力ノード（６）の電圧が参照電圧より高いとき電流源（１）と出力ノード（６）の接続を切り離す。電流制御回路（３）と半導体スイッチング素子（２）によって、ショットキ・ダイオードと等価な機能を実現する。 （もっと読む）

【課題】厚膜の最上層配線を備えた半導体装置において、各トランジスタのトランジスタ特性にバラツキが生じることを防止する。
【解決手段】半導体基板１０１に形成されたパワーデバイスＴｒと、半導体基板１０１に形成された複数のトランジスタＴｒ１，Ｔｒ２と、半導体基板１０１上にパワーデバイスＴｒ及び複数のトランジスタＴｒ１，Ｔｒ２を覆うように形成された第１の絶縁膜１０４と、第１の絶縁膜１０４上に形成され、第２の絶縁膜１０７（又は１１５，１２３）と、第２の絶縁膜１０７中に形成された配線と、第２の絶縁膜１０７中における配線が存在していない領域に形成されたダミーパターン１１１（又は１１９，１２６）とからなる配線層と、配線層上に形成され、パワーデバイスと電気的に接続する最上層配線のパワー電極１２９と、配線層上における最上層配線１２９が存在していない領域に均等に形成された最上層ダミーパターン１３１とを備えている。 （もっと読む）

【課題】ウェハ形状の半導体装置に対する電気的検査において、検査プログラムの不備による過電流が発生した場合でも、その過電流によるプローブ針の破損を防止し、かつ、過電流が発生した場合に対応する検査プログラム上の箇所を容易に特定することができる半導体装置および半導体装置の検査方法を提供する。
【解決手段】ウェハ基板上のスクライブライン１０５領域に、ウェハ検査専用のＰＡＤ１０２を形成し、そのＰＡＤ１０２と半導体チップ１０６内の電源ＰＡＤ１０３の間に、ヒューズ回路１０４を直列に接続することにより、ウェハ検査時には、プローブ針１０１は電源ＰＡＤ１０３に直接接触させずにＰＡＤ１０２に接触させて、検査プログラムに従って半導体装置に対する電気的検査を行う。 （もっと読む）

【課題】集積回路の保護回路内のＳＣＲなどのＥＳＤクランプ用の、ＥＳＤ保護回路を提供すること。
【解決手段】本発明の一実施形態では、ＳＣＲは、第１の低濃度ドープ領域内に形成された少なくとも１つの散在する第１の高濃度ドープ領域と、第２の低濃度ドープ領域内に形成された少なくとも１つの散在する第２の高濃度ドープ領域とを有する。回路は、ＳＣＲの高速かつ容易なトリガを実現するために、ＥＳＤ電流を集めるように、ＳＣＲの少なくとも１つのトリガ・タップに接続された、少なくとも１つのガードリングをさらに備える。 （もっと読む）

【課題】 動作速度を犠牲にせず、半導体集積回路の出力信号のリンギングを低減する。
【解決手段】 リンギング低減回路４０ＮＡは、出力信号線１２０および低電位電源線１１２間のＮチャネルトランジスタ４０１と、コンパレータ４１０とを有する。コンパレータ４１０は、出力信号ＯＵＴを高電位電源線１１１のレベルＰＶＤＤＩと比較し、出力信号ＯＵＴがレベルＰＶＤＤＩを越えるオーバシュートが発生しているとき、Ｎチャネルトランジスタ４０１をＯＮ状態とし、オーバシュートを低減する。リンギング低減回路４０ＰＡは、同様の原理により、出力信号ＯＵＴのアンダシュートを低減する。 （もっと読む）

【課題】精度の高い電流検出装置を得ることが困難であった。
【解決手段】 本発明に従う電流検出装置は、被測定電流が流れる電流通路に接続され且つアルミニウムで形成された電流検出抵抗と、第１及び第２の入力端子を有し且つ第１の入力端子の信号と第２の入力端子の信号との差を示す出力を得るための出力端子を有する増幅器と、電流検出抵抗の一端と増幅器の前記第１の入力端子との間に接続され且つアルミニウムで形成された第１の入力抵抗と、
電流検出抵抗の他端と増幅器の第２の入力端子との間に接続され且つアルミニウム又はアルミニウムで形成された第２の入力抵抗と、増幅器の第２の入力端子と共通電源端子との間に接続された第３の入力抵抗と、増幅器の第１の入力端子と出力端子との間に接続された帰還抵抗とを有している。電流検出抵抗と第１及び第２の入力抵抗とは互いに同一の温度係数を有するので、電流検出精度が向上する。 （もっと読む）

【課題】ＴＬＰＭと保護素子を集積すること。ＴＬＰＭとともに保護素子を作製すること。
【解決手段】複数のトレンチ５により、ｐ型半導体基板１上のｎ型ウェル領域２ａの表面層を、第１メサ領域３３、第２メサ領域３４および第３メサ領域３５に分割する。第１メサ領域３３、第２メサ領域３４および第３メサ領域３５に、それぞれｎ型ソース領域７、ｎ型ドレイン領域６およびｐ型コレクタ領域４ｂを設ける。ｎ型ウェル領域２ａ内で、トレンチ５の底面にｎ型拡張ドレイン領域３ａ，３ｂを設ける。ｎ型ソース領域７とｎ型拡張ドレイン領域３ｂの間にｐ型チャネル領域４ａを設ける。このような構造により、コレクタ電極９ｂとソース電極１０の間に、ｐ型コレクタ領域４ｂと、ｎ型ウェル領域２ａおよびｎ型拡張ドレイン領域３ｂと、ｐ型チャネル領域４ａと、ｎ型ソース領域７からなるＰＮＰＮサイリスタ構造の保護素子を設ける。 （もっと読む）

【課題】アンテナ保護素子を有する半導体装置を、従来よりも適切に、設計製造可能にする。
【解決手段】ゲート１０に接続された配線１１，１２，１３が構成された配線層Ｍ１〜Ｍ３においては、アンテナ保護素子１７の活性領域上方を覆わないように、各配線は設けられている。一方、その上層の配線層Ｍ４に設けられた配線１８は、アンテナ保護素子１７の活性領域上方を少なくとも一部覆うように、設けられている。 （もっと読む）

【課題】ＳＯＩ構造の半導体装置のＥＳＤ保護回路に用いるＳＣＲ素子のブレークダウン電圧を低くする手段を提供する。
【解決手段】Ｐ型シリコン基板と、Ｐ型シリコン基板上に形成された埋込み絶縁層と、埋込み絶縁層上に形成されたＳＯＩ層と、Ｐ型シリコン基板にＮ型不純物を拡散して形成されたＮウェル層と、Ｎウェル層に形成された第１のＰ型拡散層および第１のＮ型拡散層と、Ｎウェル層と離間し、Ｐ型シリコン基板に形成された第２のＰ型拡散層および第２のＮ型拡散層と、前記ＳＯＩ層および埋込み絶縁層を貫通し、第１のＰ型拡散層に達するアノード電極と、第１のＮ型拡散層に達するＮウェル電極と、第２のＮ型拡散層に達するカソード電極と、第２のＰ型拡散層に達する基板電極とを備えた半導体装置において、アノード電極と、カソード電極との間のＳＯＩ層に、導電性不純物を拡散して形成された導電拡散層とを設ける。 （もっと読む）

本発明の１つの態様は、集積回路（ＩＣ）（４００ｂ）を提供する。ＩＣは、トランジスタ（４１０ｂ）及びコンタクトヒューズ（４２２ｂ）を含む。コンタクトヒューズは各々導電層（４２４ｂ）を含み、錐体形コンタクト（４２６ｂ）は、導電層に接触する狭い端部と、導電層上に配置される第１の金属層（４２７ｂ）とを有する。錐体形コンタクトの広い端部は第１の金属層に接触する。錐体形コンタクトは、約１．２以上である、狭い端部に対する広い端部の開口の比を有する。コンタクトヒューズは各々、第１の金属層上に配置されて接触するヒートシンク（４３２ｂ）を更に含む。 （もっと読む）

【課題】ＣＭＯＳ半導体集積回路装置のパターン面積を縮小するとともに、高いラッチアップ強度を確保する。
【解決手段】Ｐチャネル型ＭＯＳトランジスタ群１１上に２層メタルより上層のメタルで形成された電源ライン１３がオーバーラップして配置される。Ｎチャネル型ＭＯＳトランジスタ群１２上にも同様に上層のメタルで形成された接地ライン１４がオーバーラップして配置される。また、第１の回路ブロック１Ａ、第２の回路ブロック１Ｂ、第３の回路ブロック１Ｃ、第４の回路ブロック１Ｄは、各境界で、Ｐチャネル型ＭＯＳトランジスタ群１１同士が互いに隣接し、Ｎチャネル型ＭＯＳトランジスタ群１２同士が互いに隣接するように配置される。 （もっと読む）