【課題】Ｐｃｈトランジスタ列とＮｃｈトランジスタ列とが向かい合って配置された半導体集積回路において、両トランジスタ列間にウェルコン拡散層及びサブコン拡散層が配置された装置の集積度を高めても、ＣＭＰによる平坦化を行う際に歩留まりに悪影響のないパターンにレイアウトを最適化した半導体装置を提供する。
【解決手段】Ｐｃｈトランジスタ拡散層パターン１１及びＮｃｈトランジスタ拡散層パターン１２との間にウェルコン拡散層パターン１３及びサブコン拡散層パターン１４がドット状に、Ｐｃｈトランジスタ列及びＮｃｈトランジスタ列の周辺にＣＭＰ用のダミーパターン１５が配置された半導体装置であって、ウェルコン、サブコン拡散層パターンがライン状に配されるときデータ率が７５％を超え、ドット状とすることでデータ率を２５〜７５％の範囲とする。 （もっと読む）

【課題】単体でバンドエリミネーション機能を有するフィルタ素子を提供する。
【解決手段】一対の支持部１５によって梁部１６を介して中空に保持された振動部１６と、所定の間隙を介して振動部１６と対向配置された入力電極１１および出力電極１２とを備える。振動部１６は、単一構造からなり、入力電極１１に交流信号が印加されると、ねじれ振動により生じる共振モードと、たわみ振動により生じる共振モードとにより振動する。ねじれ振動により生じる共振モードは、共振周波数ｆ_１と、共振周波数ｆ_１よりも大きな周波数の反共振周波数ｆ_２とを有し、たわみ振動により生じる共振モードは、共振周波数ｆ_１よりも大きな周波数の共振周波数ｆ_３と、共振周波数ｆ_３よりも小さく、かつ共振周波数ｆ_１よりも大きな周波数の反共振周波数ｆ_４とを有する。 （もっと読む）

【課題】挿入損失を増大させることなくマルチゲートのゲート間の電位安定化が可能なスイッチング素子並びにそれを用いたアンテナスイッチ回路及び高周波モジュールを提供すること。
【解決手段】電界効果型トランジスタを成すように、半導体基板上に形成された２個のオーミック電極３９，４０と、上記２個のオーミック電極の間に配置された少なくとも２個のゲート電極４１，４２と、隣り合うゲート電極の間に挟まれて配置された導電領域４５とが備えられる。導電領域は、一端に、上記隣り合うゲート電極に挟まれている導電領域よりも幅が広い幅広部分を有し、隣り合うゲート電極の間の距離が幅広部分の幅よりも狭い。更に、幅広部分を介して２個のオーミック電極の間に直列に抵抗４４，４６が接続されている。 （もっと読む）

【課題】シールリングを備えた半導体チップの形成においてフォトレジスト等をスピンコートする際に、シールリングのコーナーに起因してストリエーションが生じやすい。
【解決手段】配線金属層及びコンタクトを積層して、半導体チップ２０の素子形成領域２２を囲むシールリング構造２８を形成する。シールリング構造２８の平面形状は、半導体チップ２０の形状に対応した矩形をベースとしつつ、当該矩形のコーナー部分６０を面取りした形状とする。すなわち、シールリング構造２８は、角を面取りされた矩形の周に沿って配置される。 （もっと読む）

【課題】ＰＯＥ技術によって作成されたＩ／Ｏセルを互い違いに配置する場合、レイアウトツールで自動配置することができず、手動によって配置する必要がある。Ｉ／Ｏセルの配置、種類の変更やチップサイズの変更があるたびに、設計者が配置の変更を手動で行うが、自動配置では生じなかったセル配置ミスや配置に要する工数の増加が生じる。
【解決手段】半導体チップの周辺に、周縁に対する内外方向で複数段にＩ／Ｏセルを配置するチップレイアウト設計方法であって、半導体チップに搭載されるべき複数種類のＩ／Ｏセルについて、各Ｉ／Ｏセルを、Ｉ／Ｏセルそれぞれの入出力端子位置を非重複の状態で合わせ有するとともに複数種類のＩ／Ｏセルの配置領域全体をカバーするセルサイズをもつダミーの共通ライブラリセルに置き換え、自動レイアウトツールを用いて共通ライブラリセルの配置を行う。 （もっと読む）

【課題】チップ面積を増大させることなく、デカップリングキャパシタによる電源ノイズ低減効果を向上させる。
【解決手段】半導体集積回路装置は、半導体基板上に設けられた複数の単位セル１と、前記複数の単位セルに電源を供給する配線層と、を備え、前記配線層は、前記複数の単位セルのそれぞれに接地電位を印加する接地電位配線３、４と、前記複数の単位セルのそれぞれに電源電位を印加する電源電位配線２、５と、前記接地電位配線３、４と前記電源電位配線２、５との間に設けられた絶縁膜とを有する。 （もっと読む）

【課題】ガードリングで形成される寄生バイポーラ素子の動作を抑制し、素子の破壊を防止する半導体装置を提供することにある。
【解決手段】本発明による半導体装置は、信号が入力又は出力されるパッド１と、ＥＳＤ保護素子３０が形成され、コンタクト３３を介してパッド１に電気的に接続されたＮウェル３１と、Ｎウェル３１の周囲に所定の幅で設けられ、コンタクト１３を介して低電位電源ＧＮＤに接続されたＰ型ガードリング１０と、Ｐ型ガードリング１０の周囲に所定の幅で設けられ、コンタクト２３を介して高電位電源ＶＤＤに接続されたＮ型ガードリング２０とを具備する。コンタクト２３はＰ型ガードリング１０を挟んでコンタクト３３と対向する領域から外れたＮ型ガードリング２０上の領域に設けられる。 （もっと読む）

【課題】高い保持電圧特性を有するＳＣＲ構造の静電気保護用半導体装置を実現すること。
【解決手段】ＳＯＩ基板に形成された双方向型ＳＣＲ構造の静電気保護用半導体装置において、埋め込み絶縁膜１１上に埋め込みｎ⁺ 型領域１２を形成し、アノードｐ型領域２０、カソードｐ型領域２１は、延長領域２０ａ、２１ａを備えている。延長領域２０ａ、２１ａの長さＬｐと、アノードｐ型領域２０、カソードｐ型領域２１から埋め込みｎ⁺ 型領域１２までの縦方向の距離Ｌｙを調整することで、所望の保持耐圧特性を得ることができ、アノードｐ型領域２０とカソードｐ型領域２１との間の距離Ｌを調整することで、所望の動作開始電圧値を得ることができる。 （もっと読む）

【課題】半導体集積回路の検証精度を向上し、高信頼性、高歩留まり且つ高集積の半導体装置を実現すること。
【解決手段】半導体集積回路の仕様の情報に基づき論理回路図を設計する論理回路図設計部と、論理回路図に基づきレイアウトデータを作成するレイアウトデータ作成部と、レイアウトデータから配線の抵抗の情報を抽出する抵抗情報抽出部と、回路シミュレーションを実行する回路シミュレーション実行部と、配線の抵抗の情報及び回路シミュレーションの実行結果に基づき配線における電流の向きを識別する電流方向識別部と、配線における電流の向きの情報に基づき配線のレイアウトデータが半導体集積回路の仕様の情報から抽出するデザインルールに違反しているか否かを検証してその検証結果を生成する検証部と、レイアウトデータを出力するデータ出力部と、を有する。 （もっと読む）

【課題】仮想平面上の基板面において合成可能なボンディングパッドを結合して１つのボンディングパッドを合成する処理を自動演算処理で実現するボンディングパッド配置方法およびこのためのコンピュータプログラムを実現する。
【解決手段】ボンディングパッド配置方法は、仮配置されたパッドについて、互いに結合可能なパッドが同一のグループ内に属するようグループ分けするステップと、仮配置された各パッドを各グループ内においては同一列に並ぶよう基板中心部に最も近い列上のパッドの並び順は固定したまま並べ替えるステップと、並べ替え対象の列上のパッドについては予め設定された順番に並べ替え、また、これ以外の並べ替え対象の列上のパッドと同一のグループ内に属するこれ以外のパッドについては、既に並べ替え済みのボンディングパッドの並び順は固定したまま当該並べ替え対象の列上のパッドと同一列に並ぶように並べ替えるステップと、を備える。 （もっと読む）

【課題】パワーＭＯＳ素子が混在する半導体集積回路（ＩＣ）の設計において、回路シミュレーションの精度を向上させることができる技術を提供する。
【解決手段】まず、パワーＭＯＳ素子のゲート部分を仮想的に分割する。仮想的にＭＯＳ素子を分割する際に、接続情報を保持するための拡散抵抗素子をＭＯＳ素子の拡散層部分に生成する。分割された結果として得られる個々のＭＯＳ素子（セグメント１０８）が細かいほど解析精度が向上するが、一方で解析時間（シミュレーション時間）が増大するトレードオフの関係にあることから、分割するサイズを任意に設定できることが望ましい。さらに、ゲート部分と同様に、ＭＯＳ素子上の配線を任意のサイズで分割し、配線セグメントごとに寄生抵抗を抽出し、メッシュ状の抵抗ネットを構成することで、より高精度な配線寄生抵抗の抽出を行うことができる。 （もっと読む）

【課題】マクロセルを有する半導体集積回路の面積を抑える。
【解決手段】半導体集積回路であって、回路素子を複数有するマクロセルと、前記マクロセルに第１の電位を供給する第１のマクロセル用電源配線と、前記第１のマクロセル用電源配線と同一の配線層に配置され、前記マクロセルに第２の電位を供給する第２のマクロセル用電源配線とを備える。前記第１及び第２のマクロセル用電源配線は、前記マクロセル上に配置されており、前記第２のマクロセル用電源配線は、前記第１のマクロセル用電源配線の延長方向である第１の方向に延びるように配置されている。 （もっと読む）

【課題】センスセルのゲート絶縁膜が高速サージにより破壊されることを防止する。
【解決手段】メインセルにおけるＩＧＢＴ５ａおよびセンスセルにおけるＩＧＢＴ５ｂのゲート電極２６を分割せずに共通化させる。これにより、センスセルの前段において、ＣＲ並列回路の段数が増えた状態になり、高速サージ電流がセンスセルだけでなくメインセルにも連続的に流れることになる。このため、センスセル側から見たインピーダンスが低減されたことになって、センスセルにおけるＩＧＢＴ５ｂのゲート電位の上昇を抑えることが可能となる。これにより、ゲート電極２６の電圧上昇に伴いゲート絶縁膜２５が破壊されてしまうことを防止することが可能となる。 （もっと読む）

【課題】効果的に電源ノイズの発生を防止しつつ、活性化時間の短縮化を図った半導体集積回路装置を提供する。
【解決手段】第１電圧と第２電圧で動作する第１及び第２ＭＯＳ回路を有し、上記第１ＭＯＳ回路の第１電圧線には第１スイッチＭＯＳＦＥＴを介して上記第１電圧を供給し、上記第２ＭＯＳ回路の第１電圧線に第２スイッチＭＯＳＦＥＴを介して上記第１電圧を供給する。制御回路により、上記第１又は第２ＭＯＳ回路を動作状態にするときに上記第１又は第２スイッチＭＯＳＦＥＴをオン状態にし、上記第１又は第２ＭＯＳ回路を非動作状態にするときに上記第１又は第２スイッチＭＯＳＦＥＴをオフ状態にする。上記第１及び第２スイッチＭＯＳＦＥＴは、オン状態となって上記第１電圧線の負荷容量に電流を流すときのドレイン電圧の変化を一定にする容量素子をゲートとドレインとの間に有する。 （もっと読む）

【課題】積層された絶縁膜の外周端に生じるクラックや剥離の有無を電気的に検出することが可能となる半導体素子を提供する。
【解決手段】シリコン基板上に積層された複数の絶縁膜を有する多層配線構造の半導体素子１であって、各辺の外周端に沿ってシールリング８，９が内外に２本形成され、両シールリング８，９は、各絶縁膜に形成された四角リング状の配線パターン１１，１４と、各絶縁膜間において膜厚方向で隣り合う配線パターン１１，１４間を接続するビアとで構成され、各配線パターン１１，１４に、半導体素子１の外周端に向かって延びる検出用配線１７ａ〜１７ｃ，１８ａ〜１８ｃが形成され、外側のシールリング８の検出用配線１７ａ〜１７ｃと内側のシールリング９の検出用配線１８ａ〜１８ｃとが対をなすように対向して配設され、最上層の絶縁膜の両シールリング８，９が電極パッド６ａ，６ｂに接続されている。 （もっと読む）

【課題】ノイズ耐圧を向上させる。
【解決手段】レイアウト的に内部で長く細く、かつ電源ラインやＧＮＤラインに近接している一番センシティブなノイズ検知ラインＳ０１０の電圧をシステムクロックＳ００１で取り込む。レイアウト固定ロジック０１２を搭載し、ノイズ検知ラインＳ０１０の電圧がノイズ等により、変化した場合のみ、レイアウト固定ロジック０１２から第１検知データＳ１０２が“Ｌ”出力される。第１検知データＳ１０２によりメモリ０２０の回路動作を変化させることで、ノイズ耐圧向上が可能となる。 （もっと読む）

【課題】ゲートアレイ等のＣＭＯＳＬＳＩにおいて、ＳＴＩ応力を利用してPch、Nch トランジスタのいずれか一方の性能を制御し、Pch、Nch トランジスタの性能を効率的に向上させる。
【解決手段】ＮチャネルトランジスタとＰチャネルトランジスタを用いたCMOS回路を搭載した半導体集積回路であって、ＮチャネルトランジスタとＰチャネルトランジスタのいずれか一方がゲートアイソレーション構造、他方がシャロートレンチアイソレーション構造により素子分離されている。 （もっと読む）

【課題】実際に製造したウエハに発生しているフェイルビットの分布に基づき、必要な冗長線の本数を評価して、適正な冗長線設計が容易に可能な技術を提供する。
【解決手段】半導体メモリ製品のテスト結果を蓄えるデータベースと、テスト結果を解析する計算機とからなる冗長線所要量算出システムにおいて、計算機は、データベースからデータを検索するデータ検索機能部１１１と、チップ上のフェイルビットを救済するのに必要な冗長線の総本数を求め、この必要な冗長線の本数の内訳として、ロウ／カラムそれぞれどちらの方向の冗長線を割り当てるかを決定し、ウエハ上の各チップにおいて、救済に必要な冗長線の総本数、ロウ／カラムそれぞれの方向に割り当てられた冗長線の本数を集計するための冗長線所要量計算機能部１１４とを有し、冗長線所要量計算機能部１１４の処理結果を表示する。 （もっと読む）

【課題】本発明は、短期間で設計することが可能な半導体集積回路の設計方法を提供することを目的とする。
【解決手段】半導体集積回路の設計方法は、半導体集積回路の動作時の動作温度及び動作電源電圧について変動可能な許容範囲を定め、半導体集積回路のプロセスばらつきによる回路特性の変動をキャンセルする目標温度及び目標電源電圧をプロセスばらつきに応じた各回路特性毎に算出し、半導体集積回路が目標温度及び目標電源電圧を略中心とした許容範囲内で動作すると仮定して許容範囲内の任意の温度と電源電圧とで正常に動作するように回路設計する各段階を含むことを特徴とする。 （もっと読む）

【課題】比誘電率の正しい値を製品の破壊なくして求めることが出来る技術を提供する。
【解決手段】ＴＥＧの構造パラメータ値を測定する構造パラメータ値測定ステップと、前記ＴＥＧの導電体間の静電容量値を測定する静電容量値測定ステップと、前記ＴＥＧの絶縁体の比誘電率の仮想値、及び構造パラメータ値を用いて、所定の静電容量算出シミュレータにより、静電容量値を算出する静電容量値算出ステップと、前記構造パラメータ値測定ステップで得られた測定値と前記静電容量値測定ステップで得られた静電容量値との関係Ｘと、前記静電容量値算出ステップで用いられた構造パラメータ値と該静電容量値算出ステップで算出された静電容量値との関係Ｙとが合致するか否かを比較する比較ステップと、前記比較ステップで前記関係Ｘと前記関係Ｙとが合致した時の該当する比誘電率の仮想値を前記絶縁体の比誘電率の値であると決定する決定ステップ
とを具備する。 （もっと読む）