【課題】多段化したＦＥＴのゲート幅を各々のＦＥＴに入力される電力に応じて個別に制御することによって、アイソレーション特性の劣化を招くことなく最大入力電力を向上させることの可能な高周波用スイッチ回路を提供すること。
【解決手段】多段化したＦＥＴのうち、高周波信号入力側のＦＥＴの電流容量を高周波信号出力側のＦＥＴの電流容量よりも大きくすることにより最大入力電力を向上させるとともに、高周波信号出力側のＦＥＴのゲート幅を小さくすることによりアイソレーション特性の劣化を防ぐ。 （もっと読む）

【課題】負荷の変更などに伴って各種要求値の再調整が必要となる場合であれ、高い自由度をもってそれら要求値の調整、変更に対処することのできる半導体装置を提供する。
【解決手段】電流の流路に介在するように接続されるドレイン−ソース電極と、印加される電圧に応じてこれらドレイン−ソース電極間を流れる電流を制御するゲート電極とを備えるＬＤＭＯＳ構造を有するトランジスタを電流の流路に対して電気的に並列接続されるトランジスタＬ１１〜Ｌ１５に分割されるかたちで半導体基板Ｃ１に配列形成する。そして、ＬＤＭＯＳ領域１０を構成するトランジスタＬ１１〜Ｌ１５の各ゲート電極Ｇに対する駆動電圧の印加の可否を示す駆動情報を、同一半導体基板にあって不揮発性メモリ領域１１を構成するメモリセルＭ１１〜Ｍ１５に可変設定できるようにし、この設定された駆動情報に基づいてトランジスタＬ１１〜Ｌ１５が選択的に能動とされるようにする。 （もっと読む）

【課題】チップサイズを縮小する。
【解決手段】マクロセルＭＣ３上をＸ方向に延在するセル外配線をマクロセルＭＣ３の信号用の端子Ｔｓよりも上層の配線層で構成し、この端子Ｔｓをセル外配線の複数のチャネル分を確保するように、Ｙ方向（Ｘ方向に交差する方向）に延在させて構成する。マクロセルＭＣ３と、セル外配線との接続をこの信号用の端子Ｔｓを介して行う。 （もっと読む）

【課題】ボンディング領域とプロービング領域とを区分するための識別表示を備える半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板上に形成されたヒューズ及び配線パターンと、前記ヒューズ及び配線パターンが形成された半導体基板上に形成された層間絶縁膜とを含み、前記配線パターン上で前記層間絶縁膜を貫通して前記配線パターンに連結されたボンディングパッドが形成される。また、半導体装置は、前記ヒューズ上の層間絶縁膜が除去されたヒューズオープニングと、前記ボンディングパッドの付近の層間絶縁膜が前記ヒューズオープニング形成の時に一緒に除去された識別表示とを含む。前記識別表示は、前記ボンディングパッドにボンディング領域とプローブ領域とを区分するものである。 （もっと読む）

【課題】分割不可パターンの配置可能領域の不足を解消できるパターン配置方法を提供する。
【解決手段】所定幅の素子領域を有するように設計したパターンを所定幅のスクライブライン領域を空けた所定の配置ピッチで配置する第１工程と、マスク上のスクライブライン領域に分割不可パターンを配置する第２工程とを備え、第１工程は、デバイスチップの配置ピッチを１つのサブフィールドの一辺の正の整数倍の値に設定すると共に、スクライブライン領域を有するサブフィールドと隣接し素子領域の縁に相当するサブフィールドに所定幅の空白領域をスクライブライン領域と平行に、かつ、空白領域とスクライブライン領域との境界がサブフィールドどうしの境界と一致するように配置する工程を含み、第２工程は、スクライブライン領域を含むサブフィールド内に分割不可パターンを配置する工程を含む。 （もっと読む）

【課題】ＷＬ−ＣＳＰアッシング工程にて、再配線パターンに溜まった電荷によって、再配線パターンと半導体基板間における絶縁破壊，内部素子、あるいは絶縁膜の破壊などの発生を防止し得る構成とする。
【解決手段】ＷＬ−ＣＳＰの再配線により形成された接続配線１２１，１２２の一方を端子パッド１，６に接続し、他方をスクライブレーン領域３０に引き出した後、配線層５５を介してシリコン基板５６に接続されているコンタクトポスト１２３に接続する。これにより端子パッド１，６は、ＮＣ端子や静電耐圧の低い入力端子であっても、アッシング工程における電荷がシリコン基板５６に流れてチャージされないため、電気ストレスを受けない。スクライブレーン領域３０による個片分割後は、接続配線１２１，１２２がシリコン基板５６と切り離されるため、端子パッド１，６は本来設定された接続端子としての機能を損なわない。 （もっと読む）

【課題】溝分離による応力に起因したデバイスの不整合を低減するための回路と方法を提供する。
【解決手段】一乃至複数の拡張活性領域402が基板上に形成され、この基板の一乃至複数の端部から活性領域402が拡張されており、一乃至複数の動作デバイス408が一乃至複数の活性領域に配置される。そして、拡張活性領域402が、２つの隣接する動作デバイス408のゲート間距離の少なくとも２倍の長さを有している。 （もっと読む）

【課題】 手作業による電源配線の配置を減らすことができる半導体集積回路を提供すること。
【解決手段】 メモリ等の第１回路ブロック３０内には、この回路に給電する環状電源配線３２が形成されている。ランダムロジック回路ブロック５０に給電する環状電源配線５２は、環状電源配線３２との交差を避けるため、複雑な形状となっている。第１回路ブロック３０内には、環状電源配線５２の辺５２ｂ、５２ｃと、が形成されている。辺５２ｂと辺５２ｃで屈曲部を形成している。環状電源配線５２の複雑な形状となる部分については、辺５２ｂ、５２ｃとすることにより、環状電源配線５２の辺５２ａ、５２ｄ、５２ｅ、５２ｈを自動配線することができる。 （もっと読む）

【課題】抵抗分布のばらつきを防止する。
【解決手段】第1の面12aに存在する複数の配線部形成領域12cを有する半導体基板12と、第1の面上に設けられている第1絶縁膜14と、素子13に至って設けられている1個又は2個以上の埋込みコンタクト16aと、素子とは非接続として設けられている複数のダミー埋込みコンタクト18aと、埋込みコンタクトに電気的に接続されている複数の第1配線部22及びダミー埋込みコンタクトに接続されているダミー第1配線部24を含む第1配線層20と、表面14a及び第1配線層上を覆っている第2絶縁膜30と、第1配線部を露出させるヴィアホール32を埋め込む埋込みヴィア32aと、ダミー第1配線部の一部分を露出させる複数のダミーヴィアホール18を埋め込むダミー埋込みヴィア18aと、埋込みヴィアに電気的に接続されている第2配線部42及びダミー埋込みヴィアに接続されているダミー第2配線部44を含む第2配線層40とを具えている。 （もっと読む）

【課題】小型で高静電サージ耐量を有する保護用素子を具備する半導体装置を提供すること。
【解決手段】ｎ半導体基板１の表面層にｐベース領域２とｎ⁺ カソード領域３を離して形成し、ｐベース領域２の表面層にｎ⁺ ソース領域５とｐ⁺ アノード領域４を形成し、ｎ⁺ ソース領域５はｐ⁺ アノード領域４を挟んでｎ⁺ カソード領域３と対抗する位置に形成され、ｎ⁺ カソード領域３上にカソード電極９を形成し、ｐ⁺ アノード領域４とｎ⁺ ソース領域５上にアノード電極８を形成し、ゲート絶縁膜６上にゲート電極１０を形成し、ｎ⁺ カソード領域３、ｎ半導体基板１およびｐ⁺ アノード領域４に渡る表面に絶縁膜７を形成し、絶縁膜７上にポリシリコンから成るフィールドプレート１１を形成する。ゲート電極１０とアノード電極８を抵抗２０を介して接続することで、静電サージ印加時にゲート電位を上昇させ、ｐベース領域２表面にチャネルを形成して、静電電荷を放電して静電サージ耐量を向上させる。 （もっと読む）

【課題】それぞれの拡散層に対応する拡散層長依存パラメータが反映されるトランジスタモデルを容易に作成するトランジスタモデル生成装置、トランジスタモデル生成方法を提供する。
【解決手段】トランジスタ抽出処理部は、マスクレイアウトデータから非矩形の拡散層領域に重なるゲート領域を有するトランジスタを抽出する。矩形分割処理部は、トランジスタのゲート長方向に分割線を設定して非矩形領域を複数の矩形領域に分割する。マスクレイアウトデータ関連付け処理部は、非矩形の拡散層領域と複数の矩形拡散層領域とをマスクレイアウトデータに関連付ける。サイズ計算処理部は、分割された複数の矩形領域の各々の大きさを示すサイズ情報を算出する。補正値計算処理部は、サイズ情報に基づいて、複数の矩形領域の各々の拡散層長依存パラメータを計算する。トランジスタモデル登録部は、拡散層長依存パラメータに基づいてトランジスタモデルを登録する。 （もっと読む）

【課題】 モデル誤差精度の向上とシミュレーション時間の短縮とのバランスを最適化するデバイスミスマッチ特性のモデル化方法及びモデルパラメータの抽出装置を提供する。
【解決手段】 実測データ記憶部２１には、デバイス測定部１０で実測されたＭＯＳトランジスタの各サイズ（幅Ｗ×長さＬ）によるミスマッチ特性データが格納されている。ＰＷ解析部２２は、ミスマッチのデバイス幅Ｗの依存性をＷの累乗関数で近似し、累乗数ＰＷを求める。ＰＬ解析部２３は、ミスマッチのデバイス長Ｌの依存性をＬの累乗関数で近似し、累乗数ＰＬを求める。最終解析部２４は、デバイス特性ミスマッチのＷ^ＰＷ×Ｌ^ＰＬ依存性を１次関数で近似し、傾きαと切片Ｖｏｆｆｓｅｔとを求める。モデル出力部３０は、この４つのパラメータからしきい値ミスマッチモデルｄＶｔｈを決定する。 （もっと読む）

【課題】メモリのレイアウトサイズが大きくなった場合であっても、その設計期間を短縮することができ、かつ、チップ面積の増大を抑えつつ、より高速な半導体集積回路を容易に設計することができるメモリマクロおよび半導体集積回路設計装置を提供する。
【解決手段】メモリマクロの機能とは独立した少なくとも１つのバッファと、メモリマクロの機能を使用するための外部端子とは独立したバッファ用の外部端子と、バッファの入力端子および出力端子とバッファ用の外部端子とを接続する、メモリマクロの機能を構成する配線とは独立したバッファ用の配線とを備える。メモリセルアレイは、バッファ用の配線領域以外の領域に配置され、バッファ用の配線は、メモリマクロの機能を構成する配線と同一の配線層に形成される。 （もっと読む）

【課題】製造ばらつきが発生しても、フリップフロップにおいてタイミングエラーが発生しにくい半導体集積回路の設計方法を提供する。
【解決手段】この半導体集積回路の設計方法においては、まず、クロック経路上に存在できる論理セルの種類を指定する（ステップＳ３０１）。次に、非クロック用セルの種類に対応して、論理的に等価なクロック用セルの種類を指定する（ステップＳ３０２）。次に、設計すべき半導体集積回路から、すべてのクロック経路を抽出し、（ステップＳ３０３）、抽出されたクロック経路上に存在するすべての論理セルについて、当該論理セルがクロック用セルであるか非クロック用セルであるかを判定する（ステップＳ３０４）。その後、ステップＳ３０４で非クロック用セルと判定された論理セルを、ステップＳ３０２で当該論理セルの種類に対応して指定したクロック用セルに置換する（ステップＳ３０６）。 （もっと読む）

【課題】より簡単に、また、より経済的にキャビティを形成し、キャビティがシリコン上に占める面積を減少させ、さらに、様々な形状のキャビティを形成する。
【解決手段】半導体材料本体１１内に埋込みキャビティ２０を形成するプロセスは、前記半導体材料本体の特定の結晶面に対して４４゜と４６゜の間の傾きを有する側面または支配的方向を各々が有する複数の開口１８を有するマスク１６を、前記半導体材料本体の頂部上に形成する段階と、前記マスクを使って前記半導体材料本体を異方性エッチングする段階と、を備えるように構成する。 （もっと読む）

【課題】 製造工程の途中で発生するダストを効率よく自動的に回収できる半導体装置を提供する。
【解決手段】 半導体基板１０上に設けられた配線エリア２０と、配線エリア２０の周囲に配置され、配線エリア２０のパターン密度と同等もしくは類似のパターン密度を有し、配線エリアのパターンにおける回路動作とは関係のない複数のダミーパターンからなるダミーエリアとを備え、ダミーパターン３１相互の間隙がなす凹部の断面形状が、凹部に侵入したダストを捕獲可能な開口部と、開口部よりも広い幅からなる開口部よりも奥の領域とを有する。 （もっと読む）

【課題】 本発明は、温度に鈍感なＭＯＳトランジスタを提供し、このために本発明は、ゲート、ソース及びドレインを含むＭＯＳトランジスタにおいて、前記ソース−ドレインの間に流れる飽和電流値が温度変化によって変化するものを相殺させるように前記ソースのコンタクト抵抗が調節されたＭＯＳトランジスタを提供する。
【解決手段】 本発明のＭＯＳトランジスタにおいて、ソースのコンタクト抵抗を増加させるためにソースのコンタクトの個数が調節されたことであり、ソースのコンタクト個数は、ドレインのコンタクト個数より少ないことを特徴とする。また、所望のソース−ドレインの間の電流値がソースコンタクトのコンタクト抵抗が増加することによって減少されるものを補償するためにゲートの幅／長さの比率が調節され、ゲートの幅／長さの比率を大きくすることを特徴とする。 （もっと読む）

【課題】半導体集積装置の静電サージ耐性を向上させる。
【解決手段】半導体集積装置が非活性状態では、信号線Ｌｓ５とＰＭＯＳ７１のゲートとがＤ−ＮＭＯＳ７３で短絡されると共に、信号線Ｌｓ５とＮＭＯＳ７２のゲートとがＤ−ＮＭＯＳ７４で短絡され、ＰＭＯＳ７１及びＮＭＯＳ７２のゲート酸化膜に、高電圧が印加されなくなる。よって、それらのゲート酸化膜を確実に保護することができる。また、半導体集積装置が基板に装着されて電源電圧の供給を受けられる活性状態となり、静電破壊が発生し難い状態になってからは、Ｄ−ＮＭＯＳ７３，７４が絶縁素子となり、ＰＭＯＳ７１及びＮＭＯＳ７２のゲートが信号線Ｌｓ５から遮断されるので、通常のデバイス機能に悪影響を及ぼすことない。即ち、静電破壊耐性に優れた入出力用の保護回路を実現できる。 （もっと読む）

【課題】 クロストークを低減し、読み出しと書き込みを同一サイクルで行なう。
【解決手段】センスアンプに接続されるセンス用グローバルビット線と、ライトアンプに接続されるライト用グローバルビット線と、センス用およびライト用グローバルビット線の少なくとも一つと上記ビット線を選択的に接続する選択回路を有する。第１及び第２のライト用グローバルビット線が、第１及び第２のセンス用グローバルビット線に挟まれ、第１のライト用グローバルビット線と第１のセンス用グローバルビット線が隣接し、第２のライト用グローバルビット線と第２のセンス用グローバルビット線が隣接している。第１又は第２のライト用グローバルビット線と第１又は第２のセンス用グローバルビット線の距離は、第１及び第２のライト用グローバルビット線の距離よりも大である。 （もっと読む）

電気的識別コードと光学的識別コードとを用いる半導体チップにおいて、両コードの形成を同一工程で行うことができ、かつ両コードが常に一対一に対応する半導体チップを提供する。本発明の半導体チップにおいて、電気的に読み取り可能な識別コードと対応づけられた光学的に読み取り可能な配線パターンを、半導体チップの最上層又は最上層から光学的に識別可能な層に形成して、光学的識別コードとして用いる。また、この光学的に読み取り可能な配線パターンは、電気的に識別コードを記憶する記憶素子の配線の一部であって、該記憶素子の出力を１又は０とする配線形状の組合わせである。
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