【課題】信側インダクタ及び受信側インダクタを設けても半導体装置が大型化することを抑制する。
【解決手段】第１半導体チップ１０は、第１基板１０２、第１回路１００、多層配線層４００、第１インダクタ３１０及び第２インダクタ３２０を備える。第１回路１００は、第１基板１０２に形成されている。多層配線層４００は、第１基板１０２上に形成されている。第１インダクタ３１０は、多層配線層４００に形成され、第１基板１０２と平行な面内で巻かれている。第２インダクタ３２０は、多層配線層４００に形成され、第１基板１０２と平行な面内で巻かれており、平面視において第１インダクタ３１０と重なっている。第１回路１００は、第１インダクタ３１０及び第２インダクタ３２０の一方に接続されている。そして平面視において、第１回路１００の少なくとも一部は、第１インダクタ３１０及び第２インダクタ３２０の内側に位置している。 （もっと読む）

【課題】配線が微細化された半導体回路装置でも、銅（Ｃｕ）からなる配線間ブリッジ等による配線ショートの発生を予防することを目的とする。
【解決手段】隣接する配線との最小スペース幅１３によって、設けられる配線幅１２の最大値を規定することにより、配線が微細化された半導体回路装置でも、銅（Ｃｕ）からなる配線間ブリッジ等による配線ショートの発生を予防することができる。 （もっと読む）

【課題】ヒューズ素子のレイアウト面積を増大させることなく確実にヒューズを溶断するとともに、ヒューズ銅原子の拡散を防止する防護壁の配線層数を低減する。
【解決手段】ヒューズ（ＦＵ）を複数のメタル配線層のうちの上層のメタル配線層（Ｍ４）の配線を用いて形成する。ヒューズの直上および直下部においては、少なくとも２層の配線層をおいて配線が配置される。上層においては、電源電圧（ＶＤＤ）を伝達する電源線（１０２）をヒューズ直上の防護壁構造の蓋部分として利用する。 （もっと読む）

【課題】低温プロセスのナノワイヤの製造を実現する。
【解決手段】封入されたナノワイヤを製造する方法であって、表面層を有する基板を提供することと、前記表面層にパターンを付け、ナノメートルサイズのフィーチャを形成することと、前記ナノメートルサイズのフィーチャ内に導電材料を配置し、前記基板上にナノワイヤを形成することと、前記表面層を除去することと、前記ナノワイヤ上に絶縁材料を配置することと、を含み、前記ナノワイヤ上に前記絶縁材料を配置することは、約３５０℃未満の温度で前記ナノワイヤ上に絶縁材料を配置することを含む。 （もっと読む）

【課題】半導体装置を実装した際に他の電子機器に悪影響を及ぼすアウトガスの発生を防止する。
【解決手段】半導体基板１と、絶縁層１２と、回路素子配線１３と、前記配線と前記絶縁層とを被覆する金属膜１４とを備えてなる半導体装置１であって、前記回路素子配線１３が形成されている領域下にのみ前記絶縁層１２が形成されており、互いに隣接する回路素子配線１３間の短絡を防止する欠損部１７が前記金属膜１４に設けられていることを特徴とする。 （もっと読む）

【課題】半導体装置を実装した際に他の電子機器に悪影響を及ぼすアウトガスの発生を防止する。
【解決手段】
半導体基板１１と、絶縁層１２と、回路素子配線１３とからなる半導体装置１であって、前記回路素子配線１３が形成されていない領域の少なくとも一部の絶縁層１２が除去されていると共に、前記半導体装置１の最表面を全面に亙って被覆する遮蔽膜１４が形成されていることを特徴とする。 （もっと読む）

【課題】半導体装置の製造歩留りを向上させる。
【解決手段】素子分離領域２を含む半導体基板１上に多結晶シリコン膜７と絶縁膜８を形成してパターニングし、多結晶シリコン膜７かならる下部電極１１ａ，１１ｂおよび下部電極１１ａ，１１ｂ間のダミーパターン１２を形成する。下部電極１１ａ，１１ｂおよびダミーパターン１２とそられの上に形成された絶縁膜８を覆うように多結晶シリコン膜１７を形成し、多結晶シリコン膜１７上にキャップ保護膜を形成する。キャップ保護膜上に反射防止膜およびフォトレジストパターンを形成し、フォトレジストパターンをエッチングマスクとして用いて反射防止膜、キャップ保護膜および多結晶シリコン膜１７を順次ドライエッチングすることで、下部電極１１ａ，１１ｂ上に容量絶縁膜としての絶縁膜８を介して多結晶シリコン膜１７からなる上部電極２１ａ，２１ｂを形成してキャパシタ３６ａ，３６ｂを形成する。 （もっと読む）

【課題】電気特性の制御された酸化物半導体層を用いて作製された抵抗素子及び薄膜トランジスタを利用した論理回路、並びに該論理回路を利用した半導体装置を提供する。
【解決手段】抵抗素子３５４に適用される酸化物半導体層９０５上にシラン（ＳｉＨ_４）及びアンモニア（ＮＨ_３）などの水素化合物を含むガスを用いたプラズマＣＶＤ法によって形成された窒化シリコン層９１０が直接接するように設けられ、且つ薄膜トランジスタ３５５に適用される酸化物半導体層９０６には、バリア層として機能する酸化シリコン層９０９を介して、窒化シリコン層９１０が設けられる。そのため、酸化物半導体層９０５には、酸化物半導体層９０６よりも高濃度に水素が導入される。結果として、抵抗素子３５４に適用される酸化物半導体層９０５の抵抗値が、薄膜トランジスタ３５５に適用される酸化物半導体層９０６の抵抗値よりも低くなる。 （もっと読む）

【課題】高い誘電率を示すキャパシタ用絶縁膜は、キャパシタに用いられた際にリーク電流が増大する。
【解決手段】２つの電極の間に挟まれて用いられるキャパシタ用絶縁膜を、チタン酸ストロンチウム又はチタン酸バリウムストロンチウムのチタンサイトの一部がハフニウム元素で置換された結晶から形成する。 （もっと読む）

【課題】ヒューズ素子の切断不良率を低減する。
【解決手段】本発明による半導体装置１００は、金属によって形成され、電気的に溶断可能なヒューズ素子１０と、切断電圧に応じた電流をヒューズ素子１０に供給するトランジスタ３０と、トランジスタ３０の電流駆動を開始する動作点を設定する電流調整抵抗２０とを具備する。 （もっと読む）

基板（基材）上で論理デバイスを製造すること、論理デバイスの表面上に中間半導体基板を形成すること、およびその中間半導体基板上にキャパシタレスメモリセルを製造することを含む集積回路を製造するための方法である。論理デバイスの表面上に形成されるキャパシタレスメモリセルを備える集積回路もまた開示される。それらは、そのような集積回路を含むマルチコアマイクロプロセッサとして使用される。
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【課題】ＭＩＭキャパシタの製造工程時においてポリマーや導電性残留物の発生を最小化し、これにより、上部電極と下部電極との間または隣り合う導電層（配線）との短絡を防止し、リーク電流を改善させることができるキャパシタ及びその製造方法を提供すること。
【解決手段】本発明は、下部電極と、前記下部電極の一部を覆うように前記下部電極上に形成された誘電体膜と、前記誘電体膜上に形成された上部電極と、前記上部電極上に形成されたハードマスクパターンと、前記ハードマスクパターン、前記上部電極、及び前記誘電体膜の側壁にスペーサ状に形成された分離膜と、を備えるキャパシタを提供する。 （もっと読む）

【課題】段差上に被覆された被エッチング膜を大幅にオーバーエッチングすることなく、エッチング残渣を除去することができるとともに、下地酸化膜を薄膜化することができる半導体装置の製造方法を提供する。
【解決手段】配線パターンが形成された半導体基板上に酸化膜を被覆する工程と、酸化膜上に導電材料の被エッチング膜を被覆する工程と、炭素を含まず硫黄を含む化合物を添加して、被エッチング膜を酸化膜に対して選択性を持たせつつプラズマエッチングしてパターニングする工程とを含む。 （もっと読む）

【課題】外部からの電気的な干渉が十分に低減されるとともに、所望の特性を発揮する容量素子が形成される半導体装置、を提供する。
【解決手段】半導体装置は、主表面１ａを含む半導体基板１と、主表面１ａ上に規定された容量形成領域２２に形成され、所定の方向に延在する複数の配線１１と、容量形成領域２２の周縁に配置された配線１１ｐに隣り合い、所定の方向に延在し、電位固定された複数の配線１２と、主表面１ａ上に形成され、複数の配線１１の各々の間と、隣り合う配線１１および配線１２の間とを充填する絶縁体層５とを備える。複数の配線１１および１２は、主表面１ａに平行な平面２１内においてほぼ等しい間隔を隔てて配置され、かつ所定の方向に対してほぼ直角方向に並んで配置されている。 （もっと読む）

【課題】手間を要さずに回路部のテストを行うことができ、スクライブ領域の有効活用を図ることができ、半導体チップを安定的に製造することができ、非接触で外部との通信を行うことができる半導体装置を提供する。
【解決手段】半導体装置１は、半導体チップ形成領域１４Ｂと、半導体チップ形成領域１４Ｂ間に位置するスクライブ領域１４Ａとが形成された半導体ウェハ１１と、半導体ウェハ１１上に設けられた複数の半導体チップの回路部１２と、各半導体チップ形成領域１４Ｂ内に設けられ、各回路部１２に電気的に接続される複数の第一の導電層１３と、第一の導電層１３同士をスクライブ領域１４Ａの一部をまたいで電気的に接続する第一の接続部１５とを有する。第一の導電層１３および第一の接続部１５のいずれか一方に、外部電源供給用あるいは接地用のパッド１６が接続される。半導体装置１は、回路部１２に接続され、容量結合あるいは誘導結合により外部との通信を行う通信部Ｔを有する。 （もっと読む）

【課題】
厚い配線を形成すると、絶縁膜との間に剥離が生じやすい。
【解決手段】
半導体装置は、複数の半導体素子を形成した半導体基板と、半導体基板上方において、半導体基板表面とほぼ平行な第１レベルに延在する第１の配線パターンであって、異なるレベルの配線またはパッドとの接続領域を含む平面形状を有し、第１の厚さを有する主配線領域と主配線領域の側壁から１つ以上の段差を形成して外側に張り出し、第１の厚さより薄い第２の厚さを有し、主配線領域から連続する張り出し配線領域とを有する第１の配線パターンと、第１の配線パターンを囲む第１の絶縁領域と、を有する。 （もっと読む）

【課題】電磁信号のための低位相速度を与えるミリメートル波伝送線構造を含む半導体構造、このための設計構造、およびこれを動作させるための方法を提供する。
【解決手段】接地面および伝送線は、誘電材料層の積層において提供される。伝送線において、第１の幅を有する第１の伝送線部分は、第２の幅を有する第２の伝送線部分と交互に交差（インターレース）されている。第２の幅は第１の幅より大きいので、固定幅を有する伝送線に比べて、伝送線のインダクタンスが増大する。誘電材料層の積層において、接地面と伝送線部分との間に金属フィンを設けることも可能である。金属フィンを接地面に接地して、伝送線と接地面との間の静電容量を増大させることも可能である。伝送線と接地面との間のインダクタンスおよび単位長当たりの静電容量の増大を有利に用いて、伝送線を介して伝送される電磁信号のための低い位相速度を与える。伝送線構造の設計構造を提供する。 （もっと読む）

【課題】スイッチング素子を具備するマルチプレクサー及びこれの製造方法をを提供すること。
【解決手段】基板上に配置されて第１方向に沿って延伸され、互いに電気的に絶縁され、少なくとも１つの凹みを具備して少なくとも２つ以上のデータ配線ピースに分離される複数のデータ配線を具備する信号ライン、信号ラインの上部から第２方向に沿って延伸され、データ配線と電気的に絶縁される複数の印加配線を具備するアドレスライン及び凹みに位置し、印加配線と電気的に接続されて印加配線に印加されたコーディング信号に従ってデータ配線を経由するデータ信号を選択的に伝送する複数のスイッチング素子を含む。コーディング信号が印加される印加配線の組合せであるアドレスラインの２進コードによってデータ配線のうちの１つを選択する。よって、マルチプレクサーの動作安定性及び工程効率を改善させる。 （もっと読む）

【課題】トランジスタのリーク電流の低減。
【解決手段】半導体材料の表面に沿って互いに隣接する複数の電気素子要素と、複数の電気素子要素を覆う、シリコンを含まない下層保護絶縁膜と、下層保護絶縁膜の上に配置され、シリコンを含む上層保護絶縁膜と、を備える半導体装置が提供される。上記半導体装置において、複数の電気素子要素の少なくとも一つは、シリサイド化される金属を含有でき、下層保護絶縁膜は、電気素子要素に含有される金属と上層保護絶縁膜に含有されるシリコンとの接触を阻害できる。下層保護絶縁膜は、比誘電率が１０以上の高誘電体層を有してよい。上層保護絶縁膜は、シリコンおよび窒素を含有することができる。 （もっと読む）

【課題】 パッケージング工程後の製品状態においても欠陥検出試験を行うことができる半導体装置を提供する。
【解決手段】 半導体装置は、内部回路との接続を持たない一対のパッドを含む複数の接続パッドを有する半導体チップと、複数の接続パッドに各々対応する複数の外部端子を有するパッケージ基板とを備える。半導体チップは、内部回路から電気的に独立し、かつ一対のパッド間に接続された配線を含む。一対のパッドは、複数の外部端子のうち対応する端子に電気的に接続されている。 （もっと読む）