【課題】チップ面積を削減することのできる不揮発性半導体記憶装置を提供する。
【解決手段】一の実施形態に係る不揮発性半導体記憶装置は、半導体基板と、半導体基板上に積層され、垂直方向に直列接続された複数のメモリセルを含むメモリセルアレイと、半導体基板上に設けられ、所望の電圧をメモリセルアレイに供給する電源回路とを備える。電源回路は、電圧を生成するポンプ回路と、ポンプ回路の出力端子に接続され、出力端子の電圧値が所定の値を下回った場合にポンプ回路へ制御信号を出力するリミッタ回路と、出力端子に一端が接続され、出力端子の電圧を調整するように構成されたキャパシタと、キャパシタの他端に接続され、制御信号に基づき所定の電流値の定電流を用いてキャパシタを充電するブースト回路と、ブースト回路の充電動作を停止させるスイッチとを備える。キャパシタは、メモリセルアレイの直下に設けられる。 （もっと読む）

【課題】 本実施形態は、出力ドライバのドライブ能力のキャリブレーション精度を向上することが可能な半導体装置を提供する。
【解決手段】 第１、第２のプルアップドライバユニットPUDUa、PUDUbは、プルアップドライバを調整する。プルダウンドライバユニットPDDUbは、プルダウンドライバを調整する。キャリブレーション回路CBCは、プルアップドライバのキャリブレーション時、基準電圧Ｖ_ＲＥＦと、基準抵抗RZQに基づく第１のプルアップドライバの出力電圧を比較して第１、第２のプルアップドライバユニットのドライブ能力を決定し、プルダウンドライバのキャリブレーション時、基準電圧と、第２のプルアップドライバとプルダウンドライバの接続ノードの電圧を比較してプルダウンドライバのドライブ能力を決定する単一の比較器COMPを有している。 （もっと読む）

【課題】多くの半導体装置に必要な低温処理と両立しない高温操作を必要とするような欠点がない、半導体構造を提供することを目的とする。
【解決手段】下部誘電層（１５１）へ接合された基板（１０３）、および、下部電極（１２１）を通じて前記下部誘電層（１５１）と接合される垂直方向半導体装置（１１１）を含む半導体構造であって、前記垂直方向半導体装置（１１１）は、ｎ^＋−ｐ−ｎ^＋層（１２４）を有する隔離構造（１３５）を含む。 （もっと読む）

【課題】突入電流が周辺の回路へ及ぼす影響を低減しつつ、停止状態にある回路を短時間に動作状態とすることが可能な半導体集積回路を提供することである。
【解決手段】本発明にかかる半導体集積回路１は、領域ＰＤ１と、制御回路２５と、回路２６と、を備える。領域ＰＤ１には、電源線ＶＤＤと電源線ＶＳＤとの間にそれぞれ接続されたスイッチ２１_１、２２_１、２３_１と、電源線ＶＳＤと電源線ＶＳＳとの間に接続された回路３５と、が配置されている。回路２６は、電源線ＶＤＤおよび電源線ＶＳＳから電源が供給され、回路３５よりも最低動作電圧が高い回路である。スイッチ２２_１はスイッチ２１_１よりもオン抵抗が低い。スイッチ２２_１は領域ＰＤ１のうち回路２６と最も離れた頂点の近傍に配置されている。 （もっと読む）

【課題】半導体チップ積層後に、チップごとにクラックの有無検出可能な半導体装置の提供。
【解決手段】積層半導体装置において、半導体チップ２１〜２４は、基板１０とこの表裏面の対向する位置に形成した対のテスト端子と配線６１を備える。これらは、一対の（表側）第１のテスト端子６２１ｈ、（裏側）第１のテスト端子６２１ｔ及び複数対の（表側）第２のテスト端子６２２〜６２５ｈ、（裏側）第２のテスト端子６２２〜６２５ｔで、貫通電極ＴＳＶＴ１が（表側）第１のテスト端子と（裏側）第１のテスト端子を接続し、貫通電極ＴＳＶＴ２〜５が対の（表側）第２のテスト端子と（裏側）第２のテスト端子同士を接続し、配線は、一端が第１のテスト端子と、他端が第２のテスト端子の一つに接続され、基板の外周に沿って延びる。また異なる半導体チップの上下に隣接する第２のテスト端子同士も接続する。 （もっと読む）

【課題】回路面積を縮小でき、昇圧効率の高い昇圧回路を備える半導体装置を提供する。
【解決手段】出力電圧を監視するモニタ電圧MON1に基づいて、出力電圧を所定電圧に制御する制御回路と、出力電圧を通常動作時に第１電圧に設定し、評価時に第１電圧より高い第２電圧に設定するトランジスタＴＲ４，ＴＲ５と、出力電圧の振幅をクロック信号の振幅としてクロック信号を発生するクロックドライバ１１と、コンデンサ及びダイオードを含む単位回路２１が直列に複数段接続され、コンデンサに入力されるクロック信号により電源電圧ＶCCを昇圧するチャージポンプ１２とを備える。 （もっと読む）

【課題】電源の瞬断および過渡状態での急激な電圧変動を起こさずに電源電圧を切り替えできる半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、電源スイッチと、降圧型の第１のレギュレータと、を備える。前記半導体装置は、入力端子に供給された外部電源電圧に基づいて内部電源電圧を出力端子から出力する。前記電源スイッチは、一端が前記入力端子に接続され、他端が前記出力端子に接続されている。前記第１のレギュレータは、前記電源スイッチの前記一端に接続された電源端子と、前記電源スイッチの前記他端に接続された電圧出力端子と、を有し、前記電源端子の電圧に基づいて前記電圧出力端子の電圧を目標電圧に近づくように制御する。前記目標電圧は、前記電源端子の電圧以上の第１電圧又は前記電源端子の電圧より低い第２電圧に切り替えられる。 （もっと読む）

【課題】より小型なｅヒューズモジュールを提供する。
【解決手段】半導体デバイスが、ｅヒューズモジュールおよびプログラミング電流生成器を有する。ｅヒューズモジュールが電気的にプログラミングするｅヒューズ素子（２２６）のアレイを含む。プログラミング電流発生器が、複数の基準トランジスタ素子（Ｍ０〜Ｍ６）のセットと、基準トランジスタ素子（Ｍ０〜Ｍ６）を活性化させて、選択された基準電流を生成するセレクタ（２５４）と、アレイの選択されたｅヒューズ素子（２２６）に、選択された基準電流に応じたプログラミング電流を印加して、ｅヒューズ素子（２２６）の抵抗をプログラミングするカレントミラー（Ｍ７、Ｍ８、Ｍ９）とを有する。 （もっと読む）

【課題】メモリのテスト時の消費電流を抑え、メモリテスト時の周波数を高速化する。
【解決手段】制御回路１０３は、第１及び第２のテストパタンジェネレータ１０４、１０５によるテストがともにライトの場合、一方のテストパタンジェネレータによるテストシーケンスの実行を許可し、他方のテストパタンジェネレータに対してテストシーケンスの実行を不許可とし、一方のテストパタンジェネレータからメモリグループ１０１、１０２の対応する一方のグループに対してライトのテストパタンを出力し、他方のグループに対するライトの実行を、一方のグループのライトのテストサイクル単位で時間的にずらし、一方のテストパタンジェネレータによる一方のグループのライトの終了後、他方のテストパタンジェネレータによるテストシーケンスの実行を許可し、他方のテストパタンジェネレータから対応する他方のグループに対するライトのテストパタンを出力する。 （もっと読む）

【課題】透明酸化物膜を用いた半導体デバイスや回路を提供する。
【解決手段】電子キャリア濃度が１０^１５／ｃｍ^３以上、１０^１８／ｃｍ^３未満である、Ｉｎ―Ｚｎ―Ｇａ酸化物、Ｉｎ―Ｚｎ―Ｇａ―Ｍｇ酸化物、Ｉｎ―Ｚｎ酸化物、Ｉｎ―Ｓｎ酸化物、Ｓｎ−Ｉｎ−Ｚｎ酸化物、Ｉｎ酸化物、Ｚｎ―Ｇａ酸化物、及びＩｎ―Ｇａ酸化物のうちのいずれかである非晶質酸化物を、Ｎ型半導体として用いたＮ型ＴＦＴを含む回路を構成要素としており、前記Ｎ型ＴＦＴは、ゲート電圧無印加時のソース−ドレイン端子間の電流が１０マイクロアンペア未満であり、電界効果移動度が１ｃｍ^２／（Ｖ・秒）超であることを特徴とする集積回路。 （もっと読む）

【課題】低消費電力で、動的コンフィギュレーションにも対応可能なプログラマブルＬＳＩを提供する。
【解決手段】複数のロジックエレメントを有し、複数のロジックエレメントそれぞれは、コンフィギュレーションメモリを有する。複数のロジックエレメントそれぞれは、コンフィギュレーションメモリに記憶されたコンフィギュレーションデータに応じて、異なる演算処理を行い、且つ、ロジックエレメント間の電気的接続を変更する。コンフィギュレーションメモリは、揮発性の記憶回路と、不揮発性の記憶回路との組を有し、不揮発性の記憶回路は、チャネルが酸化物半導体層に形成されるトランジスタと、当該トランジスタがオフ状態となることによってフローティングとなるノードに一対の電極のうちの一方が電気的に接続された容量素子と、を有する。 （もっと読む）

【課題】実行するプログラムの種類又は発生する異常の種類などの、動作開始後の状況に合わせて外部端子の状態をプログラマブルに設定する。
【解決手段】プログラム処理回路によるデータ処理状態、プログラム処理回路が実行するプログラム若しくはデータ処理の種類、あるいはデータ処理による異常の種別毎に、異常発生時の入出力端子の端子状態を制御する制御データを予め不揮発性記憶部（１４０）に保存する。プログラム実行前若しくはプログラムの実行時に逐次に不揮発性記憶部に制御データを特定する検索キーを設定し、異常が発生した場合は、当該検索キーに基づいて参照された制御データに従って、入出力端子の状態をプルアップ、プルダウン、ハイインピーダンス又は前値保持の状態に設定する。 （もっと読む）

【課題】実システム動作中に電源状態を監視できる手段を提供する。
【解決手段】半導体集積回路は、発振器１４と、電源電圧に応じて発振周波数が変化するリング発振器１１と、発振器１４の信号に基づいて、所定の判定期間を計測するインターバルタイマ１３と、判定期間にリング発振器１１が発振する発振周波数を測定する周波数測定用カウンタ１２と、発振周波数の上限値と下限値とを保持する不揮発性メモリ１５と、カウンタが測定した発振周波数が、不揮発性メモリ１５が保持する上限電圧／下限電圧の判定コードの範囲内であるかを判定し、判定結果を出力する電圧判定回路１６と、を備える。 （もっと読む）

【課題】マスクパターンの疎密に起因する強誘電体素子の特性ばらつきを適切に低減することが可能なデータ保持装置及び、これを用いた論理演算回路の提供。
【解決手段】データ保持装置において、不揮発性記憶部に含まれる複数の強誘電体素子Ｘ（素子幅ｍ）は、各々よりも素子幅の小さいダミー素子Ｙ（素子幅ｎ、ただしｎ＜ｍ）によって包囲されている。これによってマスクパターンの疎密に起因するエッチングのローディング効果を抑制する事が可能となる。 （もっと読む）

【課題】半導体装置の電源線および接地線の高抵抗化を抑制する。
【解決手段】第１の方向に延伸された第１の回路セル列及び第２の回路セル列と、第１の方向に延伸され、第１の回路セル列上に配置され、第１の電源線には第１の電源電位が供給される、第１及び第２の電源線と、第１の方向に延伸され、第２の回路セル列上に配置され、第２の電源電位が供給される第３の電源線と、第２の電源線と第３の電源線との間に接続され、導通状態において第２の電源線と第３の電源線とを接続して第３の電源線から第２の電源線に第２の電源電位を供給し、非導通状態において第２の電源線と第３の電源線とを電気的に切り離す第１のトランジスタと、第１の回路セル列に配置され、第１の電源線から供給される第１の電源電位と第２の電源線から供給される第２の電源電位との間の電源電圧で動作する第１の回路素子とを備える。 （もっと読む）

【課題】多層配線構造を有する半導体装置にダミーパタンを配線空隙に効率よく製造容易的に形成する。
【解決手段】多層配線構造の半導体装置において、狭い配線空隙（Ａｒｅａ＿Ｓ１）に、広い配線空隙（Ａｒｅａ＿Ｓ２）に形成されたダミーパタン（２２，２３）と異なる向きのダミーパタン（２１）が形成されている。 （もっと読む）

【課題】低電源電圧が入力された際に昇圧動作を行い、高電源電圧が入力された際に該高電源電圧と同じ程度の電圧を出力する。
【解決手段】インバータ１１にＬｏ信号が入力されるとインバータ１２〜１４の出力がＬｏ信号となる。そして、トランジスタ１５がＯＮし、静電容量１６、ダイオード１７の逆バイアス容量に電源電圧ＶＣＣ２の電荷が充電され、ノードＸの電位は電源電圧ＶＣＣ２となる。続いて、インバータ１１にＨｉ信号が入力されると、トランジスタ１４ａがＯＮし、ノードＸとノードＸ’との電位が略同じとなる。インバータ１３を構成するＰチャネルＭＯＳトランジスタがＯＮし、静電容量１６の容量カップリングによりノードＸ，Ｘ’が昇圧されて出力される。ここで、ダイオード１７は、電源電圧ＶＣＣ１が高電圧領域の電圧レベルの際には、電源電圧ＶＣＣ１の電圧レベルがダイオード１７を介して直流的に出力される。 （もっと読む）

【課題】不揮発性メモリを搭載した半導体集積回路において、外部端子を通して不揮発性メモリの特性テストを実施し、更に、その外部端子にサージ電圧が印加された場合であっても、そのサージ電圧が不揮発性メモリに伝わることを防止する。
【解決手段】半導体集積回路は、不揮発性メモリと、不揮発性メモリに対するデータ書き込み時、書き込み電圧が印加される書き込み制御線と、書き込み制御線に接続された第１ノードと、第１スイッチ回路を介して第１ノードに接続された外部端子と、スイッチ回路を介さずに外部端子に接続された第１ＥＳＤ保護回路と、動作モードに応じて第１スイッチ回路をＯＮ／ＯＦＦ制御する制御回路と、を備える。動作モードは、外部端子を用いて不揮発性メモリの特性テストを行うテストモードと、外部端子を使用しないユーザモードと、を含む。テストモードにおいて、制御回路は、第１スイッチ回路をＯＮする。ユーザモードにおいて、制御回路は、第１スイッチ回路をＯＦＦする。 （もっと読む）

【課題】本発明は、第１状態と第２状態との二つの状態のうち、第１状態に初期化し、初期化した第１状態に対応する電位の信号を生成することが可能な半導体装置を提供する。
【解決手段】本発明は、“０”（第１状態）と“１”（第２状態）との二つの状態のうち、“０”に初期化し、初期化した“０”に対応する電位の信号Ａを生成することが可能な半導体装置１０である。半導体装置１０は、並列に複数接続され、“０”と“１”との二つの状態を保持することが可能なフリップフロップ回路２と、複数のフリップフロップ回路２と接続し、複数のフリップフロップ回路２のうち、少なくとも一つのフリップフロップ回路２で保持する状態が“０”の場合、“０”に対応する電位の信号を生成し、出力するＡＮＤ回路３とを備える。 （もっと読む）

【課題】内蔵された回路の状態を確認する機能を備えた半導体集積回路を更に小型化することができる技術を提供
【解決手段】半導体集積回路１では、コアＬＳＩ１１と周辺ＬＳＩ１２との間の内部配線ＷＩが異常であると判定回路１５が判定すると、判定回路１５は、リングオシレータ１６Ａを発振させることを指示する情報（第１発振指示情報）をリングオシレータ制御部１７へ出力する。そしてリングオシレータ制御部１７が第１発振指示情報を取得すると、リングオシレータ制御部１７が、発振周波数ｆ１で発振するように構成されたリングオシレータ１６Ａを発振させる。そして、半導体集積回路１内で発生している磁界を近磁界プローブで測定し、発振周波数ｆ１で大きさが変動する磁界を検出した場合に、リングオシレータ１６Ａが動作していると判断することができる。 （もっと読む）