【課題】トランジスタの集積度が高い半導体装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体装置は、第１領域において上面に第１方向に延びる複数本のフィンが形成された半導体基板と、前記第１方向に対して交差した第２方向に延び、前記フィンを跨ぐ第１ゲート電極と、前記フィンと前記第１ゲート電極との間に設けられた第１ゲート絶縁膜と、前記第２領域において前記半導体基板上に設けられた第２ゲート電極と、前記半導体基板と前記第２ゲート電極との間に設けられた第２ゲート絶縁膜と、を備える。そして、前記第１ゲート電極の層構造は、前記第２ゲート電極の層構造とは異なる。 （もっと読む）

【課題】メモリを低電圧で制御して省電力制御を図ることおよびエラーの発生を防止することを改善できるメモリ電圧制御装置およびメモリ電圧制御方法を提供する。
【解決手段】メモリ電圧制御装置１０およびメモリ電圧制御方法は、デバイス１３，１４と、デバイス１３，１４の異常を検出する電気機器１１と、を備え、電気機器１１は、デバイス１３，１４の異常を検出した時に、デバイス１３，１４に対して動的または静的に駆動電圧を昇圧する制御を行う。 （もっと読む）

【課題】負荷電流に応じて昇圧能力を調整することにより、過剰な昇圧回路出力リップルを抑制する。
【解決手段】昇圧回路１は、昇圧部出力ＣＰＯの電圧を変動させて昇圧回路出力ＶＰＰを生成し、昇圧回路出力ＶＰＰの負荷電流の大きさに応じて制御電圧ＣＯＮ１を生成する制御部２と、制御電圧ＣＯＮ１に応じて電源ＶＤＤＰ１の電圧を変動させることにより昇圧部電源ＶＤＤＰを生成する電源降圧部３と、昇圧回路出力ＶＰＰの電圧と目標電圧との差分に応じて昇圧部電源ＶＤＤＰの電圧を変動させることにより昇圧部出力ＣＰＯを生成する昇圧部４とを備える。 （もっと読む）

【課題】出力端子に接続される内部回路の動作開始を早く行うことができる定電圧発生回路を備えた半導体装置を提供する。
【解決手段】クロック信号ＶＯＳＣが入力されると、内部の複数のノードにおいてポンピング動作を行い、入力端子に供給される電荷を複数のノードを介して出力端子へと順次転送し、出力端子から出力電圧を発生する昇圧回路２０と、出力電圧が予め設定された電圧に達した場合、非活性レベルの検知信号ＶＵＰＴを出力する電圧検出回路３０と、検知信号が活性レベルの場合、クロック信号を昇圧回路へ出力し、検知信号が非活性レベルの場合、クロック信号の昇圧回路への出力を停止するクロック信号制御回路４０と、を備え、クロック信号制御回路は、検知信号が非活性レベルであっても、入力される制御信号ＲＥＳＥＴＴのレベルに応じてクロック信号を昇圧回路へ出力する。 （もっと読む）

【課題】チップサイズの増大を抑えつつ、多数の配線間の時定数を一致させる。
【解決手段】半導体装置は、第１のサイズを持つ第１の外部端子と、第１のサイズよりも小さな第２のサイズを持つ複数の第２の外部端子と、第１の外部端子及び複数の第２の外部端子が、前記第１のサイズを基準として配列される外部端子領域と、外部端子領域に隣接して形成され、複数の第２の外部端子にそれぞれ対応付けられる複数の回路と、複数の第２の外部端子とそれら対応付けられた複数の回路との間をそれぞれ接続する複数の配線とを備える第１のチップを含む。複数の第２の外部端子及びそれらに接続された複数の配線は複数のインタフェースを構成し、複数のインタフェースの夫々は、互いに実質的に等しい時定数を持つように、時定数を調整する調整部を少なくとも一つ含む。調整部の少なくとも一部は、外部端子領域内の第１のサイズと第２のサイズとの差により生じるマージン領域に配置される。 （もっと読む）

【課題】検証する範囲を少なくして、検証コストや検証時間の増大を抑制する。
【解決手段】抽出部１２が、第１のクロック信号で動作する回路部２１と、第２のクロック信号で動作する回路部２２とを含む検証対象回路（論理回路２０）から、ハンドシェイクの手順に従って回路部２１と回路部２２間でのデータの送受信を行うハンドシェイク部２３を抽出し、検証部１３が抽出されたハンドシェイク部２３の信号が、その手順を満たすかを検証し、手順を満たさない信号があるとき、回路部２１と回路部２２のうち当該信号を出力する側で、当該信号が手順を満たさなくなる条件が回路動作時に起こり得るか検証する。 （もっと読む）

【課題】Ｙ方向に隣接する２つの回路ブロックに対しＸ方向に延在する制御線からタイミング信号を同時に供給する。
【解決手段】例えば、Ｙ方向に配列されたポートＰＴ１，ＰＴ２と、ポートＰＴ１，ＰＴ２にそれぞれ接続された回路Ｃ１，Ｃ２と、Ｘ方向に延在し回路Ｃ１，Ｃ２それぞれに含まれるサブ回路ＳＣ１，ＳＣ２を共通に制御する制御線ＣＴＬ１を備える。サブ回路ＳＣ１，ＳＣ２のＹ方向における中間座標である座標Ｙ１は、ポートＰＴ１，ＰＴ２のＹ方向における中間座標Ｙ０とは異なる。制御線ＣＴＬ１からサブ回路ＳＣ１，ＳＣ２へのＹ方向における距離は互いに等しい。本発明によれば回路Ｃ１，Ｃ２の動作タイミングを正確に一致させることが可能となる。しかも、複数の制御線を必要とする場合であっても、制御線ごとに対応するサブ回路までの距離を一定とすることが可能となる。 （もっと読む）

【課題】被駆動素子に対する補正データを記憶する補正データメモリ（ＭＥＭ）を少ない素子で構成する。
【解決手段】補正データメモリ（ＭＥＭ）が、第１及び第２のインバータ（２２４、２２３）で構成されるメモリセルと、第１のインバータ（２２４）の入力端子に接続され、メモリセルへデータを伝達する第１導電形の第１のスイッチ素子（２３１，２３２）と、第１のインバータ（２２４）の出力端子と、グランドの間に接続された第１導電形の第２のスイッチ素子（５００）とを備え、第１のインバータの出力端子が第２のインバータの入力端子に接続され、第２のインバータの出力端子が第１のインバータの入力端子に接続されている。 （もっと読む）

【課題】昇圧効率を向上させた昇圧回路を提供することを課題の一とする。または、昇圧効率を向上させた昇圧回路を用いたＲＦＩＤタグを提供することを課題の一とする。
【解決手段】単位昇圧回路の出力端子に当たるノード、または当該ノードに接続されたトランジスタのゲート電極をブートストラップ動作により昇圧することで、当該トランジスタにおけるしきい値電位と同等の電位の低下を防ぎ、当該単位昇圧回路の出力電位の低下を防ぐことができる。 （もっと読む）

【課題】部品点数を増加させることなく、低コストでかつ効率的に半導体集積回路装置の高信頼性化を実現させる。
【解決手段】ユーザプログラムの実行時において、周期タイマ２からタイマカウンタ信号が出力されると、ＣＰＵコア６，７はＡＳＥメモリ３に格納されたテスト用プログラムを実行し、そのチェック結果をトレースメモリ１１に格納する。デバッグ回路１０は、トレースメモリ１１に格納されたチェック結果のコンペア処理を行い、ＣＰＵコア６，７が正常か否かを判定する。正常の場合、ＣＰＵコア６，７は、再びユーザプログラムを実行する。異常の場合、デバッグ回路１０は、状態信号をシステム停止回路１２に出力する。この状態信号を受けると、システム停止回路１２は、動作制御信号をＣＰＵコア６，７にそれぞれ出力し、半導体集積回路装置１の再起動処理が行われる。 （もっと読む）

【課題】不良電流パスの選別に要する時間を短縮する。
【解決手段】半導体装置は、それぞれ少なくとも１つの貫通電極を含み、インターフェイスチップ内に第１のノードｎ１を有する複数の電流パス１０１_Ｘと、互いに異なる複数の電圧値からなる比較電圧ＤＡＣＯＵＴを生成する比較電圧生成部１０２と、複数の電流パス１０１_Ｘそれぞれの第１のノードｎ１の電圧ＴＳＶＣ_Ｘと、比較電圧ＤＡＣＯＵＴの上記複数の電圧値それぞれとを比較し、比較の結果を示す比較結果信号ＣＭＰ_Ｘを電流パス１０１_Ｘごとに出力する比較部１０３と、比較結果信号ＣＭＰ_Ｘに応じて、複数の電流パス１０１_Ｘのそれぞれが高抵抗化しているか否かを示す結果信号ＲＥＳＬＴ_Ｘを生成する結果信号生成部１０４とを備える。 （もっと読む）

【課題】データの誤書換を防止することが可能な低消費電力の半導体装置を提供する。
【解決手段】マイクロコンピュータ１は、電源電圧ＶＣＣが正常範囲から外れた場合にリセット信号ＲＥを出力する電圧検出器２と、各々がデータを不揮発的に記憶する複数のメモリセルを含むメモリアレイ５と、イレーズコマンドまたはプログラムコマンドに応答して、電圧検出器２の応答時間ＴＲ以上の保留時間ＴＳだけ経過した後にデータのイレーズまたはプログラムを実行し、リセット信号ＲＥに応答してリセットされる制御部７とを備える。したがって、電圧検出器２の応答時間ＴＲが長い場合でも、データの誤書換を防止できる。 （もっと読む）

【課題】誤ってテストモードにエントリされたとしても、正常に動作させる。
【解決手段】半導体装置は、内部回路をテストするテスト回路２に対してテストを開始させるテストモードエントリ信号が入力されたことに応じて、内部のラッチ１０をセットすることにより、テスト回路２に対し、テスト回路２の駆動を許可するテストイネーブル信号をラッチ１０から出力するテスト信号発生回路１を備える。テスト信号発生回路１が、ラッチ１０がテストイネーブル信号を出力している場合、テストイネーブル信号を遅延させて、ラッチ１０をリセットするリセット信号を生成するリセット信号生成回路３０と、ラッチ１０がテストイネーブル信号を出力している場合に、外部から供給されるトグル信号に基づいて、リセット信号生成回路３０によるリセット信号を生成する動作を初期化する遅延初期化信号を出力する遅延初期化回路４０と、を有している。 （もっと読む）

【課題】 半導体集積回路装置の試験方法及び半導体集積回路装置に関し、所定の回路動作を行った状態のまま半導体集積回路装置側の操作で所望の温度に制御する。
【解決手段】 スクリーニング試験前の工程にて測定された半導体集積回路装置の回路毎の電源電流値或いは電流ランクのいずれかにより、前記半導体集積回路装置全体毎または個別の回路動作毎に、適切な周波数に周波数設定し、所望の発熱量になるよう発熱量の制御を行い、スクリーニング試験時に、所定の回路動作を行った状態のまま所望の温度に制御する。 （もっと読む）

【課題】低ノイズ及び高性能のＬＳＩ素子、レイアウト及びその製造方法を提供する。
【解決手段】ＮＭＯＳ素子及びＰＭＯＳ素子が何れもアナログ及びデジタルモードのような相異なるモードで動作される半導体素子において、これら素子の要求される動作モードによって特定素子にストレスエンジニアリングを選択的に適用する。フォトレジスト160をデジタル回路領域のＰＭＯＳトランジスタのみを覆うように形成し、Ｇｅ、Ｓｉなどのイオン162をストレスコントロール膜150に注入する。デジタル回路領域のＰＭＯＳトランジスタを除くあらゆる領域でストレスコントロール膜150はストレス解除膜またはストレス緩和膜152に変換され、デジタル回路領域のＰＭＯＳトランジスタのチャネル104ｂだけに圧縮応力が印加される状態が残る。 （もっと読む）

【課題】実際の強誘電体メモリセルについて疲労特性を直接に測定する試験方法を含む半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、基板上に形成された強誘電体キャパシタの疲労特性の面内分布を取得する第１の工程と、前記面内分布に基づいて、半導体装置を製造する第２の工程と、を含み、前記第２の工程は、前記半導体装置が形成される基板上に複数の強誘電体キャパシタを形成し、前記第１の工程で取得された疲労特性の面内分布から、前記半導体装置が形成される基板上の特定領域を指定し、前記特定領域に形成された前記強誘電体キャパシタについて疲労特性を測定し、前記特定領域の強誘電体キャパシタについて測定した前記疲労特性に基づき、前記特定領域の強誘電体キャパシタについて良否判定を行い、前記良否判定の結果が良であれば、前記複数の強誘電体キャパシタの全てについて良と判定する。 （もっと読む）

【課題】スループットを低下させずに異なるメモリセルの誘電体膜とキャパシタの誘電体膜を同時に形成するための半導体装置の製造方法を提供する。
【解決手段】第１酸化膜１８、窒化膜１９、第２酸化膜２０を順に形成した第１の誘電体膜を第１の半導体膜１６上に形成する工程と、第１領域Ｉ内の第１の誘電体膜２１をエッチングする工程と、第１領域Ｉの半導体基板１の表面に第３酸化膜２５を形成する工程と、第１領域ＶＩ及び第２領域IIIに開口部２８ａ、２８ｂを有し、さらに第３領域II内の第１の誘電体膜２１を覆う形状を有するマスク２８を半導体基板１の上方に形成する工程と、マスク２８の開口部２８ａ、２８ｂを通して、第１領域ＶＩ内の前記第３酸化膜２５と前記第２領域III内の第１の誘電体膜２１の第２酸化膜２０を同時にエッチングする工程を含む。 （もっと読む）

【課題】縦構造キャパシタの剥離を防止し、チップサイズの増加を抑制した半導体装置を提供する。
【解決手段】半導体装置には、第１の回路の機能素子として使用される第１の縦構造キャパシタと、第２の回路の機能素子として使用され、第１の縦構造キャパシタよりも容量値の大きい第２の縦構造キャパシタと、が含まれている。半導体装置では、第１の縦構造キャパシタを、第２の縦構造キャパシタに隣接、又は、包含させるようにレイアウトする。 （もっと読む）

【課題】複数の回路ブロックの特性を正確に一致させる。
【解決手段】例えば、端子３１Ａ，３１Ｂと、これら端子間に設けられた回路１１０Ａ，１１０Ｂを備える。回路１１０Ａは端子３１Ａに接続され、端子３１Ａから端子３１Ｂへ向かって配置されたセル１２０Ａ，１３０Ａ，１４０Ａを含む。回路１１０Ｂは端子３１Ｂに接続され、端子３１Ｂから端子３１Ａへ向かって配置されたセル１２０Ｂ，１３０Ｂ，１４０Ｂを含む。セル１２０Ａ，１２０Ｂのレイアウトは、形状、サイズ及び向きがトランジスタレベルで同一である。セル１３０Ａ，１３０Ｂ及びセル１４０Ａ，１４０Ｂのレイアウトは、形状及びサイズが同一であり、トランジスタの向きが１８０°相違している。これにより各セルを対称配置しつつ、センシティブなセル１２０Ａ，１２０Ｂにおいては電流方向の違いによる特性差が生じない。 （もっと読む）

【課題】半導体装置において、少なくとも容量素子とトランジスタとを有する回路要素が占める面積を小さくする。
【解決手段】第１のトランジスタと第２のトランジスタと容量素子とを有する半導体装置において、第２のトランジスタよりも上方に第１のトランジスタ及び容量素子を配置する。そして、第１のトランジスタのソース又はドレインの一方と、容量素子の一方の電極とを兼ねる共通電極を設ける。さらに、容量素子の他方の電極を共通電極よりも上方に配置する。 （もっと読む）