メモリ電圧制御装置およびメモリ電圧制御方法
【課題】メモリを低電圧で制御して省電力制御を図ることおよびエラーの発生を防止することを改善できるメモリ電圧制御装置およびメモリ電圧制御方法を提供する。
【解決手段】メモリ電圧制御装置１０およびメモリ電圧制御方法は、デバイス１３，１４と、デバイス１３，１４の異常を検出する電気機器１１と、を備え、電気機器１１は、デバイス１３，１４の異常を検出した時に、デバイス１３，１４に対して動的または静的に駆動電圧を昇圧する制御を行う。
【解決手段】メモリ電圧制御装置１０およびメモリ電圧制御方法は、デバイス１３，１４と、デバイス１３，１４の異常を検出する電気機器１１と、を備え、電気機器１１は、デバイス１３，１４の異常を検出した時に、デバイス１３，１４に対して動的または静的に駆動電圧を昇圧する制御を行う。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリに駆動電圧を供給するメモリ電圧制御装置およびメモリ電圧制御方法に関し、特にメモリのエラーを検出して電圧を制御するメモリ電圧制御装置およびメモリ電圧制御方法に関する。
【背景技術】
【０００２】
従来より、外部負荷を駆動する入出力回路と、クロックに同期して動作するデジタル回路と、外部回路と通信を行う通信回路を備えるアナログ回路とを備えるメモリ電圧制御回路およびメモリ電圧制御方法が知られている（例えば、特許文献１参照）。
特許文献１は、入出力回路への供給電源電圧を予め定められる下限電圧までの範囲で変える電圧調整回路を備える。
特許文献１は、通信回路における通信状況を監視し、通信エラーが発生している場合には、電圧調整回路に、下限電圧までの範囲で入出力回路への供給電源電圧を段階的に低下させる電圧制御回路とを備える。
特許文献１は、電圧制御回路が、通信エラーが発生している場合に、電圧調整回路に入出力回路への供給電源電圧を低下させ、解消しない場合は、入出力回路の動作を保証できる予め定められる下限電圧までの範囲で動作を繰返す。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１１４４８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、メモリは、Ｗｉｄｅ−ｒａｎｇｅメモリと呼ばれる従来の１．５Ｖより低い１．３５Ｖで駆動できるメモリが登場している。
このような背景を踏まえ、消費電力の低減を目的として、メモリの動作電圧の低電圧化が進んでいる。
しかし、低電圧で動作した場合と比べて、高電圧で動作する場合の方が、エラー率が改善するという経験則がある。
これは、低電圧動作には、ノイズ耐性が低下する特性があり、動作マージンが減少してしまったことが原因として推測され、その対策方法が検討されている。
特許文献１は、デジタルの入出力回路の動作を保証しつつ、入出力回路による内部発生ノイズの低減を図り、アナログの通信回路における通信エラーの発生を極力抑制できる。
しかし、特許文献１は、通信エラーが発生している場合に、電圧制御回路が下限電圧までの範囲で入出力回路への供給電源電圧を段階的に低下させるものの、改善の余地がある。
【０００５】
本発明は、前述した課題を解決するためになされたものであり、その目的は、メモリを低電圧で制御して省電力制御を図ることおよびエラーの発生を防止することを改善できるメモリ電圧制御装置およびメモリ電圧制御方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明に係るメモリ電圧制御装置は、デバイスと、前記デバイスの異常を検出する電気機器と、を備え、前記電気機器は、前記デバイスの異常を検出した時に、前記デバイスに対して動的または静的に駆動電圧を昇圧する制御を行う。
【０００７】
本発明に係るメモリ電圧制御装置は、前記デバイスを規定の電圧よりも低電圧で動作させる。
【０００８】
本発明に係るメモリ電圧制御装置は、電圧制御信号を発生する電圧制御部と、前記電圧制御部から前記電圧制御信号を与えられるＤＣ／ＤＣコンバータと、前記ＤＣ／ＤＣコンバータから電圧が供給される複数のメモリと、前記メモリのエラーを検出するメモリエラー検出回路と、を備え、前記電圧制御部は、前記メモリの個別情報に応じて、前記メモリにエラーが発生したことが検出された場合に、前記メモリに対する駆動電圧を昇圧させ、前記メモリにエラーが発生していないことが検出された場合に、前記メモリに対する前記駆動電圧を降圧させる。
【０００９】
本発明に係るメモリ電圧制御装置は、前記メモリにエラーが発生したことが検出された場合に、前記メモリに対する前記駆動電圧を徐々に昇圧させる。
【００１０】
本発明に係るメモリ電圧制御装置は、前記メモリにエラーが発生したことが検出された場合に、前記メモリに対する複数の駆動電圧を設定する。
【００１１】
本発明に係るメモリ電圧制御装置は、サーバ起動直後のメモリ駆動電圧設定を実施するＢＩＯＳを備える。
【００１２】
本発明に係るメモリ電圧制御方法は、メモリの個別情報を検出し、前記個別情報に応じて、前記メモリにエラーが発生したことが検出された場合に、前記メモリに対する駆動電圧を昇圧させ、前記メモリにエラーが発生していないことが検出された場合に、前記メモリに対する前記駆動電圧を降圧させる。
【発明の効果】
【００１３】
本発明に係るメモリ電圧制御装置およびメモリ電圧制御方法によれば、メモリを低電圧で制御して省電力制御を図ることおよびエラーの発生を防止することを改善できるという効果を奏する。
【図面の簡単な説明】
【００１４】
【図１】本発明に係る第１実施形態のメモリ電圧制御装置およびメモリ電圧制御方法におけるメモリ電圧制御装置の基本的ブロック構成図である。
【図２】本発明に係る第１実施形態のメモリ電圧制御装置の具体的ブロック構成図である。
【図３】本発明に係る第１実施形態のメモリ電圧制御方法のサーバの起動直後の制御動作を説明するフローチャートである。
【図４】本発明に係る第１実施形態のメモリ電圧制御方法のサーバの起動後の制御動作を説明するフローチャートである。
【図５】本発明に係る第１実施形態のメモリ電圧制御方法において閾値電圧Ｖ１で駆動する場合の昇圧特性のタイミングチャートである。
【図６】本発明に係る第１実施形態のメモリ電圧制御方法において閾値電圧Ｖ２で駆動する場合の昇圧特性のタイミングチャートである。
【図７】本発明に係る第２実施形態のメモリ電圧制御装置およびメモリ電圧制御方法の昇圧特性のタイミングチャートである。
【図８】本発明に係る第３実施形態のメモリ電圧制御装置およびメモリ電圧制御方法の昇圧特性のタイミングチャートである。
【図９】本発明に係る第４実施形態のメモリ電圧制御装置およびメモリ電圧制御方法のブロック構成図である。
【発明を実施するための形態】
【００１５】
以下、本発明に係る複数の実施形態のメモリ電圧制御装置およびメモリ電圧制御方法について図面を参照して説明する。
（第１実施形態）
図１に示すように、本発明に係る第１実施形態のメモリ電圧制御装置１０は、電圧制御部１１と、ＤＣ／ＤＣコンバータ１２と、メモリ１３，１４（個数は任意）と、メモリエラー検出回路１５とから構成される。
なお、メモリ電圧制御装置１０は、ＣＰＵ、電源等の本発明と関連が無い部品については省略している。
【００１６】
図２に示すように、電圧制御部１１は、ＢＭＣ（Ｂａｓｅ Ｍａｎａｇｅｍｅｎｔ Ｃｏｎｔｒｏｌｌｅｒ）１６と、Ｉ２Ｃレジスタ１７と、ＣＰＬＤ（Ｃｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）１８とから構成される。
電圧制御部１１は、ＢＭＣ１６の持つ電圧制御ソフト（Ｆｉｒｍ Ｗａｒｅ）ＦＷが、Ｉ２Ｃレジスタ１７とＣＰＬＤ１８を介して電圧制御を行う。
メモリ１３，１４は、ＤＤＲ３ ＳＤＲＡＭ（Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ３ Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の規格のメモリとしている。
メモリ１３，１４は、内部に、メモリ容量、駆動電圧、駆動クロック周波数、シリアル番号などの情報を格納したＳＰＤ（Ｓｅｒｉａｌ Ｐｒｅｓｅｎｃｅ Ｄｅｔｅｃｔ）１９，２０を持っている。
【００１７】
次に、メモリ電圧制御装置１０が実行するメモリ電圧制御方法におけるメモリ駆動電圧設定の制御動作について説明する。
図３に示すように、サーバの起動時、ＢＭＣ１６の電圧制御ソフトＦＷは、メモリ１３，１４のＳＰＤ１９，２０からＳＰＤ情報を読み込む（ステップＳ１）。
次に、訂正不可／可能エラー発生フラグの更新を行う（ステップＳ２）。
続いて、訂正不可エラー発生フラグがＯＮになっているかどうかを参照する（ステップＳ３）。
【００１８】
訂正不可エラー発生フラグがＯＦＦの場合（メモリ訂正不可エラーによってサーバが再起動していない場合）、駆動電圧の情報から、メモリ１３，１４がＷｉｄｅ−ｒａｎｇｅメモリかそうでないかを判定する。
訂正不可エラー発生フラグがＯＦＦの場合は、メモリ駆動電圧を１．３５Ｖに設定する（ステップＳ４）。
これとは異なり、訂正不可エラー発生フラグがＯＮの場合は、メモリ駆動電圧を出来る限り低電圧の１．５Ｖに設定する（ステップＳ６）。
【００１９】
このとき、メモリ１３，１４がＷｉｄｅ−ｒａｎｇｅメモリである場合、ＢＭＣ１６の電圧制御ソフトＦＷは、Ｉ２Ｃレジスタ１７内に、メモリ電圧１．３５Ｖで駆動させるよう書き込む。
この情報は、ＣＰＬＤ１８を介してＤＣ／ＤＣコンバータ１２に制御信号として送られ、ＤＣ／ＤＣコンバータ１２は、Ｉ２Ｃレジスタ１７の情報通りに、１．３５Ｖの電圧をメモリ１３，１４に供給する。
なお、訂正不可エラー発生フラグの情報は、ＢＭＣ１６の電圧制御ソフトＦＷまたはＩ２Ｃレジスタ１７に格納しておく。
【００２０】
図４に示すように、サーバの起動後、メモリ１３またはメモリ１４で訂正可能エラーが発生した場合、ＢＭＣ１６の電圧制御ソフトＦＷは、メモリエラー検出回路１５を介してエラーを検出する（ステップＳ６→ステップＳ７）。
次に、訂正可能エラー発生フラグがＯＮになっているかどうかを判定する（Ｓ７）。
このフラグ情報は、訂正不可エラー発生フラグと同様に、ＢＭＣ１６の電圧制御ソフトＦＷまたはＩ２Ｃレジスタ１７に情報を格納しておく。
【００２１】
訂正可能エラー発生フラグがＯＦＦ（低電圧駆動で訂正可能エラー発生が初めて発生した）の場合、ＢＭＣ１６の電圧制御ソフトＦＷがＩ２Ｃレジスタ１７に保存されているメモリ駆動電圧の情報を１．３５Ｖから１．５Ｖに書き換える（ステップＳ８）。
その結果、ＣＰＬＤ１８は、Ｉ２Ｃレジスタ１７の更新された情報を読み込み、ＤＣ／ＤＣコンバータ１２へ電圧制御信号を送り、ＤＣ／ＤＣコンバータ１２は、メモリ１３，１４の駆動電圧を１．３５Ｖから１．５Ｖへ昇圧させる。
【００２２】
この制御はサーバの電源が停止することなく動的に制御される。
また、駆動電圧昇圧前のエラー発生は障害とみなさず、ＢＭＣ１６はログ登録を行わない。
また、訂正可能エラー発生フラグをＯＮに変更し、昇圧・フラグ変更後は、訂正可能エラー発生フラグがＯＮになっているかどうかの判定に復帰する（ステップＳ６）。
このとき、昇圧しても、なおエラーが発生する場合（２回目の訂正可能エラーが発生した場合）、訂正可能エラー発生フラグがＯＮになっているために、ＢＭＣ１１は障害とみなしてログ登録を行う（ステップＳ６→ステップＳ７→ステップＳ１１）。
【００２３】
これとは異なり、メモリ１３またはメモリ１４で訂正不可エラーが発生した場合、ＢＭＣ１６は、メモリエラー検出回路１５を介してエラーを検出する。
そして、ＢＭＣ１６は、訂正不可エラー発生フラグをＯＮにしてサーバを再起動させる（ステップＳ６→ステップＳ９→ステップＳ１０）。
再起動直後、訂正不可エラー発生フラグがＯＮになっていることから、図３に示したステップＳ１→ステップＳ２→ステップＳ３→ステップＳ５と移行して、メモリ駆動電圧の昇圧を行う。
このとき、昇圧の方法は、メモリ訂正可能エラー発生の場合と同じであり、ＳＰＤ１９，２０の情報からメモリ駆動電圧を設定しない。
その後、ＢＭＣ１６は、障害とみなし、ログ登録を行う（ステップＳ１１）。
【００２４】
次に、訂正不可エラー発生フラグと訂正可能エラー発生フラグとについて詳細に説明する。
訂正不可エラー発生フラグ・訂正可能エラー発生フラグのＯＮ・ＯＦＦ等の制御は、ＢＭＣ１６の電圧制御ソフトＦＷで行い、ソフトウェア実装し、電圧制御ソフトＦＷまたはＩ２Ｃレジスタ１７で情報保存する。
訂正不可エラー発生フラグ・訂正可能エラー発生フラグには、エラーが起きたメモリ１３またはメモリ１４の情報を値として格納している。
一つは、メモリ１３，１４のスロット位置（メモリエラー検出回路１５から情報取得する）、もう一つは、メモリ１３，１４のシリアル番号（ＳＰＤ１９，２０から読み込む）である。
【００２５】
図４に示したステップＳ８、ステップＳ１０のタイミングで、これらの２つの情報を取得・格納する。
訂正不可エラー発生フラグ・訂正可能エラー発生フラグにメモリ情報が１つ以上あれば、フラグＯＮとする。
【００２６】
図３に示したステップＳ２では、エラー発生したメモリ１３またはメモリ１４が交換されているかどうかをチェックする。
発生フラグに保存されたメモリスロット・シリアル番号と、直前処理のステップＳ１で読み込んだＳＰＤ情報とを照らし合わせる。
もし、同スロット搭載メモリのシリアル番号が一致しない場合、メモリ１３またはメモリ１４は交換されたと判断し、発生フラグに保存された該当メモリ情報を削除する。
その結果、エラー発生フラグの持つメモリ情報が全て削除された場合、フラグＯＦＦとする。
【００２７】
次に、ノイズ耐性低下の推測について説明する。
図５に示すように、閾値電圧には、閾値電圧ＶＬと閾値電圧ＶＨとがあり、電圧が０Ｖ〜閾値電圧ＶＬの範囲であればＬｏｗ（ローレベル）と判断し、電圧が閾値電圧ＶＨ以上であればＨｉｇｈ（ハイレベル）と判断する。
ここで、閾値電圧ＶＬ〜閾値電圧ＶＨは、Ｌｏｗ（ローレベル）とＨｉｇｈ（ハイレベル）とのビット反転が起こる危険がある。
このとき、駆動電圧を、電圧Ｖ１＜電圧Ｖ２とした場合、電圧Ｖ２よりも低い電圧Ｖ１で駆動している。
そのため、時点ｔ１０から時点ｔ１１の間で発生したノイズが閾値電圧ＶＬ〜閾値電圧ＶＨの電圧範囲に入る。
【００２８】
図６に示すように、時点ｔ１２から時点ｔ１３の間に発生したノイズは、駆動電圧が電圧Ｖ２を超えたＨｉｇｈ（ハイレベル）の範囲に収まっている。
このように、同程度のノイズが発生しても、低い電圧Ｖ１で駆動している方が、マージンが小さくなり、ビット反転の危険があるということがわかる。
【００２９】
以上、説明したように第１実施形態のメモリ電圧制御装置１０によれば、メモリ１３，１４のエラーが検出された場合に、メモリ１３，１４に対して動的または静的に駆動電圧を昇圧する制御を行う。
従って、メモリ電圧制御装置１０によれば、メモリ１３，１４のエラー率を改善できる。
【００３０】
メモリ電圧制御装置１０によれば、メモリ１３，１４のエラーが検出されない場合に、メモリ１３，１４を規定の電圧よりも低電圧で動作させる。
従って、メモリ電圧制御装置１０によれば、省電力化を図れる。
【００３１】
メモリ電圧制御装置１０によれば、電圧制御部１１が、メモリ１３，１４の個別情報に応じて、メモリ１３，１４にエラーが発生したことが検出された場合に、メモリ１３，１４に対する駆動電圧を昇圧させる。
また、メモリ電圧制御装置１０によれば、メモリ１３，１４にエラーが発生していないことが検出された場合に、メモリ１３，１４に対する駆動電圧を降圧させる。
従って、メモリ電圧制御装置１０によれば、メモリ１３，１４のエラー率を改善でき、省電力化を図れる。
【００３２】
メモリ電圧制御方法によれば、メモリ１３，１４の個別情報に応じて、メモリ１３，１４にエラーが発生したことが検出された場合に、メモリ１３，１４に対する駆動電圧を昇圧させる制御が行われる。
また、メモリ電圧制御方法によれば、メモリ１３，１４にエラーが発生していないことが検出された場合に、メモリ１３，１４に対する駆動電圧を降圧させる制御が行われる。
従って、メモリ電圧制御方法によれば、メモリ１３，１４のエラー率を改善でき、省電力化を図れる。
【００３３】
（第２実施形態）
次に、本発明に係る第２実施形態のメモリ電圧制御装置およびメモリ電圧制御方法について説明する。
なお、以下の各実施形態において、前述した第１実施形態と重複する構成要素や機能的に同様な構成要素については、図中に同一符号あるいは相当符号を付することによって説明を簡略化あるいは省略する。
【００３４】
図７に示すように、本発明に係る第２実施形態のメモリ電圧制御装置３０は、時点ｔ１４においてエラー発生後、駆動電圧を電圧Ｖ１から電圧Ｖ２に急上昇させずに、時点ｔ１４から時点ｔ１５の間に、駆動電圧を電圧Ｖ１から電圧Ｖ２まで徐々に昇圧させる。
【００３５】
第２実施形態のメモリ電圧制御装置３０およびメモリ電圧制御方法によれば、駆動電圧を電圧Ｖ１から電圧Ｖ２まで徐々に昇圧させることにより、ＢＭＣ１６の電圧制御ソフトＦＷにより、デバイスの保護を実現できる。
【００３６】
（第３実施形態）
次に、本発明に係る第３実施形態のメモリ電圧制御装置およびメモリ電圧制御方法について説明する。
図８に示すように、本発明に係る第３実施形態のメモリ電圧制御装置４０は、エラーが発生した時点ｔ１６から時点ｔ１７を経由して時点ｔ１８までの間において複数の駆動電圧を設定している。
メモリ電圧制御装置４０は、例えば、時点ｔ１６におけるマージンなし（または規定の動作電圧以下）の駆動電圧Ｖ０、時点ｔ１７におけるマージン小の駆動電圧Ｖ１、時点ｔ１８におけるマージン大の駆動電圧Ｖ２に設定している。
そのため、メモリ電圧制御装置４０は、基本的に極限まで低電圧で駆動させ、問題があれば段階を踏んで昇圧させる。
【００３７】
第３実施形態のメモリ電圧制御装置４０およびメモリ電圧制御方法によれば、極限まで低電圧で駆動させ、問題があれば段階を踏んで昇圧させる制御を実行することにより、省電力制御を実現できる。
【００３８】
（第４実施形態）
次に、本発明に係る第４実施形態のメモリ電圧制御装置およびメモリ電圧制御方法について説明する。
図９に示すように、本発明に係る第４実施形態のメモリ電圧制御装置５０は、サーバ起動直後のメモリ駆動電圧設定を、ＢＭＣ１６のＦＷ電圧制御で行わずに、ＢＩＯＳ（Ｂａｓｉｃ Ｉｎｐｕｔ／ＯｕｔＰｕｔ Ｓｙａｔｅｍ）５１が実施する。
メモリ電圧制御装置５０は、図３と同様の制御動作を行う。
サーバ再起動により、ＢＩＯＳ５１も再起動してエラー発生履歴が保持できないため、ＢＩＯＳ５１は起動の度に、ＢＭＣ１６の電圧制御ソフトＦＷまたはＩ２Ｃレジスタ１７にアクセスして訂正不可エラー発生フラグを参照する必要がある。
そのため、ＢＩＯＳ５１が、ＢＭＣ１６の電圧制御ソフトＦＷ、Ｉ２Ｃレジスタ１７、ＳＰＤ１９，２０にアクセスする。
【００３９】
第４実施形態のメモリ電圧制御装置５０およびメモリ電圧制御方法によれば、ＢＩＯＳ５１を備えて、メモリを低電圧で制御して省電力制御を図ることおよびエラーの発生を防止することを改善できる。
【００４０】
なお、メモリに限らず、ＣＰＵなど他の部品に対しても同様な電圧制御を行うことにより、省電力制御を実現できる。
【００４１】
なお、本発明のメモリ電圧制御装置およびメモリ電圧制御方法は、前述した各実施形態に限定されるものでなく、適宜な変形や改良等が可能である。
【００４２】
以上述べたように、本発明のメモリ電圧制御装置およびメモリ電圧制御方法によれば、メモリを低電圧で制御して省電力制御を図ることおよびエラーの発生を防止することを改善できるものである。
以上の結果として、情報機器においてメモリのエラーを防止して安全性の高い製品を提供でき、本発明の産業上の利用可能性は大といえる。
【符号の説明】
【００４３】
１０ メモリ電圧制御装置
１１ 電圧制御部（電気機器）
１２ ＤＣ／ＤＣコンバータ
１３ メモリ（デバイス）
１４ メモリ（デバイス）
【技術分野】
【０００１】
本発明は、メモリに駆動電圧を供給するメモリ電圧制御装置およびメモリ電圧制御方法に関し、特にメモリのエラーを検出して電圧を制御するメモリ電圧制御装置およびメモリ電圧制御方法に関する。
【背景技術】
【０００２】
従来より、外部負荷を駆動する入出力回路と、クロックに同期して動作するデジタル回路と、外部回路と通信を行う通信回路を備えるアナログ回路とを備えるメモリ電圧制御回路およびメモリ電圧制御方法が知られている（例えば、特許文献１参照）。
特許文献１は、入出力回路への供給電源電圧を予め定められる下限電圧までの範囲で変える電圧調整回路を備える。
特許文献１は、通信回路における通信状況を監視し、通信エラーが発生している場合には、電圧調整回路に、下限電圧までの範囲で入出力回路への供給電源電圧を段階的に低下させる電圧制御回路とを備える。
特許文献１は、電圧制御回路が、通信エラーが発生している場合に、電圧調整回路に入出力回路への供給電源電圧を低下させ、解消しない場合は、入出力回路の動作を保証できる予め定められる下限電圧までの範囲で動作を繰返す。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１１４４８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、メモリは、Ｗｉｄｅ−ｒａｎｇｅメモリと呼ばれる従来の１．５Ｖより低い１．３５Ｖで駆動できるメモリが登場している。
このような背景を踏まえ、消費電力の低減を目的として、メモリの動作電圧の低電圧化が進んでいる。
しかし、低電圧で動作した場合と比べて、高電圧で動作する場合の方が、エラー率が改善するという経験則がある。
これは、低電圧動作には、ノイズ耐性が低下する特性があり、動作マージンが減少してしまったことが原因として推測され、その対策方法が検討されている。
特許文献１は、デジタルの入出力回路の動作を保証しつつ、入出力回路による内部発生ノイズの低減を図り、アナログの通信回路における通信エラーの発生を極力抑制できる。
しかし、特許文献１は、通信エラーが発生している場合に、電圧制御回路が下限電圧までの範囲で入出力回路への供給電源電圧を段階的に低下させるものの、改善の余地がある。
【０００５】
本発明は、前述した課題を解決するためになされたものであり、その目的は、メモリを低電圧で制御して省電力制御を図ることおよびエラーの発生を防止することを改善できるメモリ電圧制御装置およびメモリ電圧制御方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明に係るメモリ電圧制御装置は、デバイスと、前記デバイスの異常を検出する電気機器と、を備え、前記電気機器は、前記デバイスの異常を検出した時に、前記デバイスに対して動的または静的に駆動電圧を昇圧する制御を行う。
【０００７】
本発明に係るメモリ電圧制御装置は、前記デバイスを規定の電圧よりも低電圧で動作させる。
【０００８】
本発明に係るメモリ電圧制御装置は、電圧制御信号を発生する電圧制御部と、前記電圧制御部から前記電圧制御信号を与えられるＤＣ／ＤＣコンバータと、前記ＤＣ／ＤＣコンバータから電圧が供給される複数のメモリと、前記メモリのエラーを検出するメモリエラー検出回路と、を備え、前記電圧制御部は、前記メモリの個別情報に応じて、前記メモリにエラーが発生したことが検出された場合に、前記メモリに対する駆動電圧を昇圧させ、前記メモリにエラーが発生していないことが検出された場合に、前記メモリに対する前記駆動電圧を降圧させる。
【０００９】
本発明に係るメモリ電圧制御装置は、前記メモリにエラーが発生したことが検出された場合に、前記メモリに対する前記駆動電圧を徐々に昇圧させる。
【００１０】
本発明に係るメモリ電圧制御装置は、前記メモリにエラーが発生したことが検出された場合に、前記メモリに対する複数の駆動電圧を設定する。
【００１１】
本発明に係るメモリ電圧制御装置は、サーバ起動直後のメモリ駆動電圧設定を実施するＢＩＯＳを備える。
【００１２】
本発明に係るメモリ電圧制御方法は、メモリの個別情報を検出し、前記個別情報に応じて、前記メモリにエラーが発生したことが検出された場合に、前記メモリに対する駆動電圧を昇圧させ、前記メモリにエラーが発生していないことが検出された場合に、前記メモリに対する前記駆動電圧を降圧させる。
【発明の効果】
【００１３】
本発明に係るメモリ電圧制御装置およびメモリ電圧制御方法によれば、メモリを低電圧で制御して省電力制御を図ることおよびエラーの発生を防止することを改善できるという効果を奏する。
【図面の簡単な説明】
【００１４】
【図１】本発明に係る第１実施形態のメモリ電圧制御装置およびメモリ電圧制御方法におけるメモリ電圧制御装置の基本的ブロック構成図である。
【図２】本発明に係る第１実施形態のメモリ電圧制御装置の具体的ブロック構成図である。
【図３】本発明に係る第１実施形態のメモリ電圧制御方法のサーバの起動直後の制御動作を説明するフローチャートである。
【図４】本発明に係る第１実施形態のメモリ電圧制御方法のサーバの起動後の制御動作を説明するフローチャートである。
【図５】本発明に係る第１実施形態のメモリ電圧制御方法において閾値電圧Ｖ１で駆動する場合の昇圧特性のタイミングチャートである。
【図６】本発明に係る第１実施形態のメモリ電圧制御方法において閾値電圧Ｖ２で駆動する場合の昇圧特性のタイミングチャートである。
【図７】本発明に係る第２実施形態のメモリ電圧制御装置およびメモリ電圧制御方法の昇圧特性のタイミングチャートである。
【図８】本発明に係る第３実施形態のメモリ電圧制御装置およびメモリ電圧制御方法の昇圧特性のタイミングチャートである。
【図９】本発明に係る第４実施形態のメモリ電圧制御装置およびメモリ電圧制御方法のブロック構成図である。
【発明を実施するための形態】
【００１５】
以下、本発明に係る複数の実施形態のメモリ電圧制御装置およびメモリ電圧制御方法について図面を参照して説明する。
（第１実施形態）
図１に示すように、本発明に係る第１実施形態のメモリ電圧制御装置１０は、電圧制御部１１と、ＤＣ／ＤＣコンバータ１２と、メモリ１３，１４（個数は任意）と、メモリエラー検出回路１５とから構成される。
なお、メモリ電圧制御装置１０は、ＣＰＵ、電源等の本発明と関連が無い部品については省略している。
【００１６】
図２に示すように、電圧制御部１１は、ＢＭＣ（Ｂａｓｅ Ｍａｎａｇｅｍｅｎｔ Ｃｏｎｔｒｏｌｌｅｒ）１６と、Ｉ２Ｃレジスタ１７と、ＣＰＬＤ（Ｃｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）１８とから構成される。
電圧制御部１１は、ＢＭＣ１６の持つ電圧制御ソフト（Ｆｉｒｍ Ｗａｒｅ）ＦＷが、Ｉ２Ｃレジスタ１７とＣＰＬＤ１８を介して電圧制御を行う。
メモリ１３，１４は、ＤＤＲ３ ＳＤＲＡＭ（Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ３ Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の規格のメモリとしている。
メモリ１３，１４は、内部に、メモリ容量、駆動電圧、駆動クロック周波数、シリアル番号などの情報を格納したＳＰＤ（Ｓｅｒｉａｌ Ｐｒｅｓｅｎｃｅ Ｄｅｔｅｃｔ）１９，２０を持っている。
【００１７】
次に、メモリ電圧制御装置１０が実行するメモリ電圧制御方法におけるメモリ駆動電圧設定の制御動作について説明する。
図３に示すように、サーバの起動時、ＢＭＣ１６の電圧制御ソフトＦＷは、メモリ１３，１４のＳＰＤ１９，２０からＳＰＤ情報を読み込む（ステップＳ１）。
次に、訂正不可／可能エラー発生フラグの更新を行う（ステップＳ２）。
続いて、訂正不可エラー発生フラグがＯＮになっているかどうかを参照する（ステップＳ３）。
【００１８】
訂正不可エラー発生フラグがＯＦＦの場合（メモリ訂正不可エラーによってサーバが再起動していない場合）、駆動電圧の情報から、メモリ１３，１４がＷｉｄｅ−ｒａｎｇｅメモリかそうでないかを判定する。
訂正不可エラー発生フラグがＯＦＦの場合は、メモリ駆動電圧を１．３５Ｖに設定する（ステップＳ４）。
これとは異なり、訂正不可エラー発生フラグがＯＮの場合は、メモリ駆動電圧を出来る限り低電圧の１．５Ｖに設定する（ステップＳ６）。
【００１９】
このとき、メモリ１３，１４がＷｉｄｅ−ｒａｎｇｅメモリである場合、ＢＭＣ１６の電圧制御ソフトＦＷは、Ｉ２Ｃレジスタ１７内に、メモリ電圧１．３５Ｖで駆動させるよう書き込む。
この情報は、ＣＰＬＤ１８を介してＤＣ／ＤＣコンバータ１２に制御信号として送られ、ＤＣ／ＤＣコンバータ１２は、Ｉ２Ｃレジスタ１７の情報通りに、１．３５Ｖの電圧をメモリ１３，１４に供給する。
なお、訂正不可エラー発生フラグの情報は、ＢＭＣ１６の電圧制御ソフトＦＷまたはＩ２Ｃレジスタ１７に格納しておく。
【００２０】
図４に示すように、サーバの起動後、メモリ１３またはメモリ１４で訂正可能エラーが発生した場合、ＢＭＣ１６の電圧制御ソフトＦＷは、メモリエラー検出回路１５を介してエラーを検出する（ステップＳ６→ステップＳ７）。
次に、訂正可能エラー発生フラグがＯＮになっているかどうかを判定する（Ｓ７）。
このフラグ情報は、訂正不可エラー発生フラグと同様に、ＢＭＣ１６の電圧制御ソフトＦＷまたはＩ２Ｃレジスタ１７に情報を格納しておく。
【００２１】
訂正可能エラー発生フラグがＯＦＦ（低電圧駆動で訂正可能エラー発生が初めて発生した）の場合、ＢＭＣ１６の電圧制御ソフトＦＷがＩ２Ｃレジスタ１７に保存されているメモリ駆動電圧の情報を１．３５Ｖから１．５Ｖに書き換える（ステップＳ８）。
その結果、ＣＰＬＤ１８は、Ｉ２Ｃレジスタ１７の更新された情報を読み込み、ＤＣ／ＤＣコンバータ１２へ電圧制御信号を送り、ＤＣ／ＤＣコンバータ１２は、メモリ１３，１４の駆動電圧を１．３５Ｖから１．５Ｖへ昇圧させる。
【００２２】
この制御はサーバの電源が停止することなく動的に制御される。
また、駆動電圧昇圧前のエラー発生は障害とみなさず、ＢＭＣ１６はログ登録を行わない。
また、訂正可能エラー発生フラグをＯＮに変更し、昇圧・フラグ変更後は、訂正可能エラー発生フラグがＯＮになっているかどうかの判定に復帰する（ステップＳ６）。
このとき、昇圧しても、なおエラーが発生する場合（２回目の訂正可能エラーが発生した場合）、訂正可能エラー発生フラグがＯＮになっているために、ＢＭＣ１１は障害とみなしてログ登録を行う（ステップＳ６→ステップＳ７→ステップＳ１１）。
【００２３】
これとは異なり、メモリ１３またはメモリ１４で訂正不可エラーが発生した場合、ＢＭＣ１６は、メモリエラー検出回路１５を介してエラーを検出する。
そして、ＢＭＣ１６は、訂正不可エラー発生フラグをＯＮにしてサーバを再起動させる（ステップＳ６→ステップＳ９→ステップＳ１０）。
再起動直後、訂正不可エラー発生フラグがＯＮになっていることから、図３に示したステップＳ１→ステップＳ２→ステップＳ３→ステップＳ５と移行して、メモリ駆動電圧の昇圧を行う。
このとき、昇圧の方法は、メモリ訂正可能エラー発生の場合と同じであり、ＳＰＤ１９，２０の情報からメモリ駆動電圧を設定しない。
その後、ＢＭＣ１６は、障害とみなし、ログ登録を行う（ステップＳ１１）。
【００２４】
次に、訂正不可エラー発生フラグと訂正可能エラー発生フラグとについて詳細に説明する。
訂正不可エラー発生フラグ・訂正可能エラー発生フラグのＯＮ・ＯＦＦ等の制御は、ＢＭＣ１６の電圧制御ソフトＦＷで行い、ソフトウェア実装し、電圧制御ソフトＦＷまたはＩ２Ｃレジスタ１７で情報保存する。
訂正不可エラー発生フラグ・訂正可能エラー発生フラグには、エラーが起きたメモリ１３またはメモリ１４の情報を値として格納している。
一つは、メモリ１３，１４のスロット位置（メモリエラー検出回路１５から情報取得する）、もう一つは、メモリ１３，１４のシリアル番号（ＳＰＤ１９，２０から読み込む）である。
【００２５】
図４に示したステップＳ８、ステップＳ１０のタイミングで、これらの２つの情報を取得・格納する。
訂正不可エラー発生フラグ・訂正可能エラー発生フラグにメモリ情報が１つ以上あれば、フラグＯＮとする。
【００２６】
図３に示したステップＳ２では、エラー発生したメモリ１３またはメモリ１４が交換されているかどうかをチェックする。
発生フラグに保存されたメモリスロット・シリアル番号と、直前処理のステップＳ１で読み込んだＳＰＤ情報とを照らし合わせる。
もし、同スロット搭載メモリのシリアル番号が一致しない場合、メモリ１３またはメモリ１４は交換されたと判断し、発生フラグに保存された該当メモリ情報を削除する。
その結果、エラー発生フラグの持つメモリ情報が全て削除された場合、フラグＯＦＦとする。
【００２７】
次に、ノイズ耐性低下の推測について説明する。
図５に示すように、閾値電圧には、閾値電圧ＶＬと閾値電圧ＶＨとがあり、電圧が０Ｖ〜閾値電圧ＶＬの範囲であればＬｏｗ（ローレベル）と判断し、電圧が閾値電圧ＶＨ以上であればＨｉｇｈ（ハイレベル）と判断する。
ここで、閾値電圧ＶＬ〜閾値電圧ＶＨは、Ｌｏｗ（ローレベル）とＨｉｇｈ（ハイレベル）とのビット反転が起こる危険がある。
このとき、駆動電圧を、電圧Ｖ１＜電圧Ｖ２とした場合、電圧Ｖ２よりも低い電圧Ｖ１で駆動している。
そのため、時点ｔ１０から時点ｔ１１の間で発生したノイズが閾値電圧ＶＬ〜閾値電圧ＶＨの電圧範囲に入る。
【００２８】
図６に示すように、時点ｔ１２から時点ｔ１３の間に発生したノイズは、駆動電圧が電圧Ｖ２を超えたＨｉｇｈ（ハイレベル）の範囲に収まっている。
このように、同程度のノイズが発生しても、低い電圧Ｖ１で駆動している方が、マージンが小さくなり、ビット反転の危険があるということがわかる。
【００２９】
以上、説明したように第１実施形態のメモリ電圧制御装置１０によれば、メモリ１３，１４のエラーが検出された場合に、メモリ１３，１４に対して動的または静的に駆動電圧を昇圧する制御を行う。
従って、メモリ電圧制御装置１０によれば、メモリ１３，１４のエラー率を改善できる。
【００３０】
メモリ電圧制御装置１０によれば、メモリ１３，１４のエラーが検出されない場合に、メモリ１３，１４を規定の電圧よりも低電圧で動作させる。
従って、メモリ電圧制御装置１０によれば、省電力化を図れる。
【００３１】
メモリ電圧制御装置１０によれば、電圧制御部１１が、メモリ１３，１４の個別情報に応じて、メモリ１３，１４にエラーが発生したことが検出された場合に、メモリ１３，１４に対する駆動電圧を昇圧させる。
また、メモリ電圧制御装置１０によれば、メモリ１３，１４にエラーが発生していないことが検出された場合に、メモリ１３，１４に対する駆動電圧を降圧させる。
従って、メモリ電圧制御装置１０によれば、メモリ１３，１４のエラー率を改善でき、省電力化を図れる。
【００３２】
メモリ電圧制御方法によれば、メモリ１３，１４の個別情報に応じて、メモリ１３，１４にエラーが発生したことが検出された場合に、メモリ１３，１４に対する駆動電圧を昇圧させる制御が行われる。
また、メモリ電圧制御方法によれば、メモリ１３，１４にエラーが発生していないことが検出された場合に、メモリ１３，１４に対する駆動電圧を降圧させる制御が行われる。
従って、メモリ電圧制御方法によれば、メモリ１３，１４のエラー率を改善でき、省電力化を図れる。
【００３３】
（第２実施形態）
次に、本発明に係る第２実施形態のメモリ電圧制御装置およびメモリ電圧制御方法について説明する。
なお、以下の各実施形態において、前述した第１実施形態と重複する構成要素や機能的に同様な構成要素については、図中に同一符号あるいは相当符号を付することによって説明を簡略化あるいは省略する。
【００３４】
図７に示すように、本発明に係る第２実施形態のメモリ電圧制御装置３０は、時点ｔ１４においてエラー発生後、駆動電圧を電圧Ｖ１から電圧Ｖ２に急上昇させずに、時点ｔ１４から時点ｔ１５の間に、駆動電圧を電圧Ｖ１から電圧Ｖ２まで徐々に昇圧させる。
【００３５】
第２実施形態のメモリ電圧制御装置３０およびメモリ電圧制御方法によれば、駆動電圧を電圧Ｖ１から電圧Ｖ２まで徐々に昇圧させることにより、ＢＭＣ１６の電圧制御ソフトＦＷにより、デバイスの保護を実現できる。
【００３６】
（第３実施形態）
次に、本発明に係る第３実施形態のメモリ電圧制御装置およびメモリ電圧制御方法について説明する。
図８に示すように、本発明に係る第３実施形態のメモリ電圧制御装置４０は、エラーが発生した時点ｔ１６から時点ｔ１７を経由して時点ｔ１８までの間において複数の駆動電圧を設定している。
メモリ電圧制御装置４０は、例えば、時点ｔ１６におけるマージンなし（または規定の動作電圧以下）の駆動電圧Ｖ０、時点ｔ１７におけるマージン小の駆動電圧Ｖ１、時点ｔ１８におけるマージン大の駆動電圧Ｖ２に設定している。
そのため、メモリ電圧制御装置４０は、基本的に極限まで低電圧で駆動させ、問題があれば段階を踏んで昇圧させる。
【００３７】
第３実施形態のメモリ電圧制御装置４０およびメモリ電圧制御方法によれば、極限まで低電圧で駆動させ、問題があれば段階を踏んで昇圧させる制御を実行することにより、省電力制御を実現できる。
【００３８】
（第４実施形態）
次に、本発明に係る第４実施形態のメモリ電圧制御装置およびメモリ電圧制御方法について説明する。
図９に示すように、本発明に係る第４実施形態のメモリ電圧制御装置５０は、サーバ起動直後のメモリ駆動電圧設定を、ＢＭＣ１６のＦＷ電圧制御で行わずに、ＢＩＯＳ（Ｂａｓｉｃ Ｉｎｐｕｔ／ＯｕｔＰｕｔ Ｓｙａｔｅｍ）５１が実施する。
メモリ電圧制御装置５０は、図３と同様の制御動作を行う。
サーバ再起動により、ＢＩＯＳ５１も再起動してエラー発生履歴が保持できないため、ＢＩＯＳ５１は起動の度に、ＢＭＣ１６の電圧制御ソフトＦＷまたはＩ２Ｃレジスタ１７にアクセスして訂正不可エラー発生フラグを参照する必要がある。
そのため、ＢＩＯＳ５１が、ＢＭＣ１６の電圧制御ソフトＦＷ、Ｉ２Ｃレジスタ１７、ＳＰＤ１９，２０にアクセスする。
【００３９】
第４実施形態のメモリ電圧制御装置５０およびメモリ電圧制御方法によれば、ＢＩＯＳ５１を備えて、メモリを低電圧で制御して省電力制御を図ることおよびエラーの発生を防止することを改善できる。
【００４０】
なお、メモリに限らず、ＣＰＵなど他の部品に対しても同様な電圧制御を行うことにより、省電力制御を実現できる。
【００４１】
なお、本発明のメモリ電圧制御装置およびメモリ電圧制御方法は、前述した各実施形態に限定されるものでなく、適宜な変形や改良等が可能である。
【００４２】
以上述べたように、本発明のメモリ電圧制御装置およびメモリ電圧制御方法によれば、メモリを低電圧で制御して省電力制御を図ることおよびエラーの発生を防止することを改善できるものである。
以上の結果として、情報機器においてメモリのエラーを防止して安全性の高い製品を提供でき、本発明の産業上の利用可能性は大といえる。
【符号の説明】
【００４３】
１０ メモリ電圧制御装置
１１ 電圧制御部（電気機器）
１２ ＤＣ／ＤＣコンバータ
１３ メモリ（デバイス）
１４ メモリ（デバイス）
【特許請求の範囲】
【請求項１】
デバイスと、
前記デバイスの異常を検出する電気機器と、を備え、
前記電気機器は、前記デバイスの異常を検出した時に、前記デバイスに対して動的または静的に駆動電圧を昇圧する制御を行うメモリ電圧制御装置。
【請求項２】
請求項１に記載のメモリ電圧制御装置において、
前記デバイスを規定の電圧よりも低電圧で動作させるメモリ電圧制御装置。
【請求項３】
電圧制御信号を発生する電圧制御部と、
前記電圧制御部から前記電圧制御信号を与えられるＤＣ／ＤＣコンバータと、
前記ＤＣ／ＤＣコンバータから電圧が供給される複数のメモリと、
前記メモリのエラーを検出するメモリエラー検出回路と、を備え、
前記電圧制御部は、前記メモリの個別情報に応じて、前記メモリにエラーが発生したことが検出された場合に、前記メモリに対する駆動電圧を昇圧させ、前記メモリにエラーが発生していないことが検出された場合に、前記メモリに対する前記駆動電圧を降圧させるメモリ電圧制御装置。
【請求項４】
請求項３に記載のメモリ電圧制御装置において、
前記メモリにエラーが発生したことが検出された場合に、前記メモリに対する前記駆動電圧を徐々に昇圧させるメモリ電圧制御装置。
【請求項５】
請求項３に記載のメモリ電圧制御装置において、
前記メモリにエラーが発生したことが検出された場合に、前記メモリに対する複数の駆動電圧を設定するメモリ電圧制御装置。
【請求項６】
請求項３〜請求項５のうちのいずれか１項に記載のメモリ電圧制御装置において、
サーバ起動直後のメモリ駆動電圧設定を実施するＢＩＯＳを備えるメモリ電圧制御装置。
【請求項７】
メモリの個別情報を検出し、前記個別情報に応じて、前記メモリにエラーが発生したことが検出された場合に、前記メモリに対する駆動電圧を昇圧させ、前記メモリにエラーが発生していないことが検出された場合に、前記メモリに対する前記駆動電圧を降圧させるメモリ電圧制御方法。
【請求項１】
デバイスと、
前記デバイスの異常を検出する電気機器と、を備え、
前記電気機器は、前記デバイスの異常を検出した時に、前記デバイスに対して動的または静的に駆動電圧を昇圧する制御を行うメモリ電圧制御装置。
【請求項２】
請求項１に記載のメモリ電圧制御装置において、
前記デバイスを規定の電圧よりも低電圧で動作させるメモリ電圧制御装置。
【請求項３】
電圧制御信号を発生する電圧制御部と、
前記電圧制御部から前記電圧制御信号を与えられるＤＣ／ＤＣコンバータと、
前記ＤＣ／ＤＣコンバータから電圧が供給される複数のメモリと、
前記メモリのエラーを検出するメモリエラー検出回路と、を備え、
前記電圧制御部は、前記メモリの個別情報に応じて、前記メモリにエラーが発生したことが検出された場合に、前記メモリに対する駆動電圧を昇圧させ、前記メモリにエラーが発生していないことが検出された場合に、前記メモリに対する前記駆動電圧を降圧させるメモリ電圧制御装置。
【請求項４】
請求項３に記載のメモリ電圧制御装置において、
前記メモリにエラーが発生したことが検出された場合に、前記メモリに対する前記駆動電圧を徐々に昇圧させるメモリ電圧制御装置。
【請求項５】
請求項３に記載のメモリ電圧制御装置において、
前記メモリにエラーが発生したことが検出された場合に、前記メモリに対する複数の駆動電圧を設定するメモリ電圧制御装置。
【請求項６】
請求項３〜請求項５のうちのいずれか１項に記載のメモリ電圧制御装置において、
サーバ起動直後のメモリ駆動電圧設定を実施するＢＩＯＳを備えるメモリ電圧制御装置。
【請求項７】
メモリの個別情報を検出し、前記個別情報に応じて、前記メモリにエラーが発生したことが検出された場合に、前記メモリに対する駆動電圧を昇圧させ、前記メモリにエラーが発生していないことが検出された場合に、前記メモリに対する前記駆動電圧を降圧させるメモリ電圧制御方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１３−５０８４１（Ｐ２０１３−５０８４１Ａ）
【公開日】平成２５年３月１４日（２０１３．３．１４）
【国際特許分類】
【出願番号】特願２０１１−１８８２６１（Ｐ２０１１−１８８２６１）
【出願日】平成２３年８月３１日（２０１１．８．３１）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
【公開日】平成２５年３月１４日（２０１３．３．１４）
【国際特許分類】
【出願日】平成２３年８月３１日（２０１１．８．３１）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
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