【課題】半導体集積回路内の抵抗素子の抵抗値のばらつきを抑制した半導体装置を提供する。
【解決手段】半導体装置は基板を備える。第１の絶縁膜は基板上に設けられる。第１の抵抗部は第１の絶縁膜上に設けられる。境界膜は第１の抵抗部上に設けられる。第２の抵抗部は境界膜上に設けられる。第２の絶縁膜は、第２の抵抗部上に設けられている。第１の導電部および第２の導電部は、第２の絶縁膜上に設けられ、互いに絶縁されている。第１の導電部は、第２の絶縁膜および第２の抵抗部を貫通して境界膜の表面に接触する第１のコネクト部を含む。第２の導電部は、第２の絶縁膜および第２の抵抗部を貫通して境界膜の表面に接触する第２のコネクト部を含む。第１の抵抗部は、一端において第１のコネクト部を介して第１の導電部に電気的に接続され、かつ、他端において第２のコネクト部を介して第２の導電部に電気的に接続された抵抗素子である。 （もっと読む）

【課題】キャパシタの高容量化と面積の低減を可能とした半導体装置及びその製造方法を提供する。
【解決手段】ＥＥＰＲＯＭメモリセル５０は、シリコン基板１のメモリセル領域に設けられたＮ^-層２１ａと、トンネル絶縁膜１３ａと、浮遊ゲート電極１５ａと、電極間絶縁膜
１７ａと、制御ゲート電極１９ａと、を有する。また、キャパシタ６０は、シリコン基板１のキャパシタ領域に設けられた下部電極層２４ａと、第１の誘電体膜１３ｃと、共通電極１５ｃと、第２の誘電体膜１７ｃと、上部電極１９ｃと、を有する。下部電極層２４ａと第１の誘電体膜１３ｃと共通電極１５ｃとにより第１のキャパシタ６１が構成されると共に、共通電極１５ｃと第２の誘電体膜１７ｃと上部電極１９ｃとにより第２のキャパシタ６２が構成されており、第１のキャパシタ６１と第２のキャパシタ６２とが並列に接続されている。 （もっと読む）

【課題】周辺回路領域を整形された形状とすることによりチップ面積を縮小する。
【解決手段】Ｙ方向に延在する複数のデータバスＤＢがピッチＰ１でＸ方向に配列されたメモリセル領域４０と、対応する複数のデータバスＤＢにそれぞれ接続された複数のバッファ回路ＢＣが設けられたバッファ領域６１とを備える。バッファ領域６１上においては、Ｙ方向に延在する複数のデータバスＤＢがピッチＰ２でＸ方向に配列され、ピッチＰ２はピッチＰ１よりも小さい。本発明によれば、データバスＤＢの配列ピッチをバッファ領域上において縮小していることから、他の回路ブロックに割当可能な面積を十分に確保することが可能となる。これにより、当該回路ブロックの幅拡大や形状の変形が不要となることから、無駄な空きスペースが生じにくく、チップ面積を縮小することが可能となる。 （もっと読む）

【課題】ＩＲドロップ問題を緩和することのできる半導体集積回路およびその設計方法を提供する。
【解決手段】本発明の一実施形態による半導体集積回路は、データをシリアルに転送するシリアル動作を行う直列接続された複数のフリップフロップを分割して構成された複数のＦ／Ｆグループと、前記Ｆ／Ｆグループに含まれるフリップフロップの出力が一致する場合に第１の信号を出力し、そうでない場合に第２の信号を出力する連続信号判定回路とを備えるとともに、前記Ｆ／Ｆグループの先頭以外のフリップフロップに対し、前記第１の信号を受信する場合にはクロック信号を供給せず、前記第２の信号を受信する場合にはクロック信号を供給するクロックゲーティング回路を備える。 （もっと読む）

【課題】回路動作速度を犠牲にすることなく、待機時の消費電力を小さくすることが可能な半導体集積回路装置を提供する。
【解決手段】同一Si基板上に少なくともソース・ゲート間又はドレイン・ゲート間に流れるトンネル電流の大きさが異なる複数種類のMOSトランジスタを設け、当該複数種類のMOSトランジスタの内、トンネル電流が大きい少なくとも１つのMOSトランジスタで構成された主回路と、トンネル電流が小さい少なくとも１つのMOSトランジスタで構成され、主回路と２つの電源の少なくとも一方の間に挿入した制御回路を有し、制御回路に供給する制御信号で主回路を構成するソース・ゲート間又はドレイン・ゲート間に電流が流れることの許容／不許容を制御し、待機時間中に主回路のINとOUTの論理レベルが異なる際のIN−OUT間リーク電流を防止するスイッチを主回路のIN又はOUTに設ける。 （もっと読む）

【課題】アプリケーション実行効率をよりよくすることができる半導体集積回路及びその制御方法を提供すること
【解決手段】本発明にかかる半導体集積回路は、スキャンチェーンを有するプロセッサと、プロセッサにアプリケーションを実行させるプロセッサ制御部と、プロセッサのスキャンテストを制御するスキャンテスト制御部と、を有する。そして、スキャンテスト制御部がスキャンテストを実行している際に、プロセッサ制御部からのスキャンテスト中断要求があった場合、スキャンテストを中断し、アプリケーションの実行後に、スキャンテストを再開させるものである。 （もっと読む）

【課題】高周波回路のワンチップ化を実現し、上層回路と下層回路との間におけるアイソレーション特性を向上し、かつ量産性の高い無線通信デバイスを提供する。
【解決手段】ＲＦＩＣと、キャパシタ３２と、インダクタ２４とが積層配置され、キャパシタ３２の少なくとも一部がＲＦＩＣとインダクタ２４との間に位置するようにして前記ＲＦＩＣに対して積層して実装される受動素子チップ１２と、を備えることを特徴とする。このような特徴を有する無線通信デバイスでは、受動素子チップ１２は、キャパシタ３２の上部電極２６を構成する金属パターンとインダクタ２４を構成する金属パターンとを横並びに備え、キャパシタ３２の下部電極を構成する下層金属パターン１８をインダクタ２４を構成する金属パターンの下部にまで延設して構成すると良い。 （もっと読む）

【課題】配線層の空きスペースを利用して電源補償容量を形成する。
【解決手段】Ｙ方向に配列された複数のメモリマットＭＡＴと、Ｙ方向に隣接するメモリマットＭＡＴ間にそれぞれ配置されたセンス領域ＳＡと、カラム選択信号を生成するカラムデコーダ１３と、複数のメモリマットＭＡＴ上をＹ方向に延在し、カラム選択信号をカラムデコーダ１３から複数のセンス領域ＳＡに供給するカラム選択線ＹＳと、カラムデコーダ１３からみて最も遠いメモリマットＭＡＴａ上に設けられた電源補償容量３０とを備える。電源補償容量３０は、容量電極として機能する電源配線ＶＬ１，ＶＬ２を含み、その少なくとも一方がカラム選択線ＹＳと同じ配線層に形成されている。本発明によれば、カラム選択線ＹＳを形成する必要のないメモリマットＭＡＴａ上に電源補償容量３０を設けていることから、チップ面積を縮小することが可能となる。 （もっと読む）

【課題】複数の半導体チップの各々の信号端子が共通の外部端子に接続される場合であっても、半導体装置のオープン不良を検出する。
【解決手段】半導体装置は、複数の半導体チップと、外部と接続される電源端子、第１及び第２の外部端子と、を備え、複数の半導体チップのそれぞれは、第１の信号端子（第１の信号パッドＴ１）に供給される信号に基づくクロック信号によって計数を行うカウンタ部４２と、複数の半導体チップの中で自己の半導体チップを固定的に識別し、識別情報を出力する識別情報認識部と、カウンタ部４２の出力と識別情報を比較し、比較した比較結果に基づいて、第２の信号端子（第２の信号パッドＴ２）と電源端子との導通／非導通状態を制御する比較回路４３と、を有し、複数の半導体チップの各々の第１の信号端子は、共通の第１の外部端子に接続され、複数の半導体チップの各々の第２の信号端子は、共通の第２の外部端子に接続される。 （もっと読む）

【課題】入出力（Ｉ／Ｏ）積層体を含むシステムを提供する。
【解決手段】入出力（Ｉ／Ｏ）積層体を含むシステム及びこのシステムを製造する方法が記述されている。一実装において、本方法は、Ｉ／Ｏ素子を含むと共に論理素子を含まないＩ／Ｏダイを積層するステップを有する。又、一実装において、本方法は、Ｉ／Ｏダイに対して集積回路ダイを積層するステップを更に含む。集積回路は、論理素子を含み、且つ、Ｉ／Ｏ素子を含まない。集積回路ダイからＩ／Ｏダイを分離することにより、それぞれのダイの独立的な開発や従来のダイのものとの比較におけるＩ／ＯダイのＩ／Ｏ基板上のＩ／Ｏ素子用の相対的に大きな空間などの様々な利益が得られる。空間の増大により、多数の論理素子を集積回路ダイの基板の同一の表面積内に収容する集積回路ダイの新しいプロセス世代が可能となる。 （もっと読む）

【課題】複数の電源電圧を有する半導体装置の電源電圧状態を検証する半導体設計検証装置を提供する。
【解決手段】半導体装置を構成する素子または回路の電源仕様を検証する半導体設計検証装置であって、設計データ情報と電源仕様情報とを格納する記憶部と、記憶部より読み出された設計データ情報と電源仕様情報とを処理する処理部とを備える。この設計データ情報は、半導体装置を設計するための上流設計工程の参照設計データ情報（７３）と、下流設計工程において参照設計データ情報に基づいて設計された第１の設計データ情報（７８）とを含む。電源仕様情報は、参照設計データ情報（７３）に対応する第１の電源仕様情報（７４）と、第１の設計データ情報（７８）に対応する第２の電源仕様情報（８２）とを含む。 （もっと読む）

【課題】低消費電力で精度の良いスキャンテストを提供する。
【解決手段】一つ以上のスキャンチェイン２で共通して設けられ、各セグメントを駆動するための複数のクロック信号を生成するクロックゲーティング回路３と、内部回路の故障の影響が一つのセグメント内で伝搬され、かつ次の故障に対応するケアビットが対応するセグメントに設定されるように、クロック信号を生成する際に利用する制御信号を生成する制御信号生成部７３とを備える。前記クロックゲーティング回路は、前記制御信号に基づいて、前記内部回路の故障の影響をいずれかのセグメント内で伝搬させるべく該セグメントに前記クロック信号を供給し、かつ故障を顕在化させるためのケアビットを対応するセグメントに取り込むべく該セグメントに前記クロック信号を供給し、かつ、前記ケアビットの設定と前記故障の影響の取り出しに関与しないセグメントへの前記クロック信号の供給を停止する。 （もっと読む）

【課題】電源ノイズによるデジタル信号の取込エラーを低減すること。
【解決手段】パルス制御信号に応じてスイッチング動作を行なうスイッチング回路１２０と、デジタル信号を取り込むデジタル信号保持回路１１１と、を備え、デジタル信号保持回路１１１は、スイッチング動作による電源ノイズの発生期間におけるデジタル信号の取り込みを回避するためのマスク信号をパルス制御信号から生成するマスク信号生成回路１１４を含み、電源ノイズの発生期間にはデジタル信号を取り込まず、電源ノイズの非発生期間に前記デジタル信号を取り込む半導体装置。 （もっと読む）

【課題】本発明は、半導体集積回路を備えた半導体装置および半導体集積回路の設計方法に関し、ＩＯ領域を有効に利用しつつパッケージの高さ寸法の増大を有効に抑えた接続を可能とする。
【解決手段】半導体基板の表面の第１の辺に沿って、第１のＩＯセルと、第２のＩＯセルとを交互に配置したＩＯ領域を有し、第１のＩＯセルは、第１の辺から所定の距離の位置に配置されたボンディングパッドを有し、第２のＩＯセルは、第１のＩＯセルのボンディングパッドより第１の辺から遠い位置にボンディングパッドを有し、かつ、第１のＩＯセルの少なくとも１つは、第１の辺から所定の距離の位置に配置された第１のボンディングパッドに加えて、第２のＩＯセルのボンディングパッドより第１の辺から遠い位置に、第２のボンディングパッドを有する第３のＩＯセルに置きかえられている。 （もっと読む）

【課題】微細化した半導体集積回路において用いられるキャパシタを提供する。
【解決手段】誘電体の一つの面に接して設けられた、インジウム、錫あるいは亜鉛の少なくとも一つと窒素とを有する仕事関数が５．０電子ボルト以上、好ましくは５．５電子ボルト以上のｎ型半導体による電極を有するキャパシタである。電極の仕事関数が高いため、誘電体のポテンシャル障壁が高くなり、誘電体が１０ｎｍ以下と薄くても十分な絶縁性を保てる。特に、誘電体が、ｈｉｇｈ−ｋ材料である場合に顕著な効果が認められる。 （もっと読む）

【課題】電源遮断がされる領域同士の場合であっても生じる、電源遮断移行時および復帰時の貫通電流の問題を解決しつつアイソレーション回路を不要とする半導体装置を提供する。
【解決手段】半導体装置は、第１の電源線６０１と、第１のスイッチ６０５を介して第１の電源線に接続される第２の電源線１０１、および第２の電源線に接続されるマクロセルコア５０８を有するマクロセルと、第２のスイッチ６０３を介して第１の電源線に接続される第３の電源線６０２と、第３の電源線に接続され、マクロセルコアの入力または出力の少なくともいずれかに接続される回路ブロック５０１とを備え、第２の電源線と第３の電源線とが接続される。 （もっと読む）

【課題】消費電力を極力抑制することで電源の安定化を実現する半導体装置を提供する。
【解決手段】ロジック部１１、メモリ部１２、ロジック部とメモリ部の一方又は両方の動作頻度を検出する検出部１３、検出部の検出結果に基づきロジック部及びメモリ部の一方又は両方にしきい値制御信号を供給するしきい値制御部１４を有する半導体装置である。ロジック部とメモリ部の各々は複数のトランジスタを有しており、複数のトランジスタの各々は、論理信号が入力される第１のゲート電極と、しきい値制御信号が入力される第２のゲート電極と、半導体膜とを有する。 （もっと読む）

【課題】長さが均一で直線的な配線を配置することができる半導体集積回路のレイアウト設計方法、レイアウト設計装置及びレイアウト設計プログラムを提供すること。
【解決手段】半導体集積回路のレイアウト設計方法は、第１の配線ピッチで配線を行う高速配線処理と、第１の配線ピッチより狭い第２の配線ピッチで配線を行う通常配線処理と、を有する。高速配線処理は、所定の高速バス配線上の複数のネットを第１の配線ピッチで略平行、かつ、略等長となるように自動配線を行う。通常配線処理は、高速配線処理より前に実行されない。 （もっと読む）

【課題】保護回路の数が少ない半導体装置を提供する。
【解決手段】この半導体装置では、電源線ＶＬ１に保護回路４を接続し、電源線ＶＬ１，ＶＬ２の長さ方向に複数のダイオード対回路６を分散配置し、保護回路４から遠ざかるに従ってダイオード対回路６の密度を高める。各ダイオード対回路６は、電源線ＶＬ１，ＶＬ２間に互いに逆並列に接続された２つのダイオードＤ１，Ｄ２を含む。したがって、電源線ＶＬ１，ＶＬ２で保護回路４を共用するので、保護回路４の数が少なくて済む。 （もっと読む）

【課題】積層されたチップの面積を効率的に使用し、リペア動作のための非同期パラメータを減少させることができるようにした半導体集積回路及びその制御方法を提供する。
【解決手段】半導体集積回路１００は、マスターチップである第１チップ及び第１チップに積層されたスレーブチップである第２チップを備え、第２チップに第１メモリ領域ＢＫ０〜ＢＫ７が形成されるとともに、第１チップに前記第１メモリ領域の不良をリペアするための第２メモリ領域ＢＫ０ＳＲＡＭ〜ＢＫ７ＳＲＡＭが形成される。 （もっと読む）