【課題】 半導体ボディの上部表面に沿って設けられている非対称的絶縁ゲート電界効果トランジスタ（１００Ｕ又は１０２Ｕ）は、該トランジスタボディ物質のチャンネルゾーン（２４４又は２８４）によって横方向に分離された第１及び第２ソース／ドレインゾーン（２４０及び２４２又は２８０及び２８２）を包含している。
【解決手段】 ゲート電極（２６２又は３０２）がチャンネルゾーン上方でゲート誘電体層（２６０又は３００）の上側に位置している。該ボディ物質の横方向に隣接した物質よりも一層高度にドープした該ボディ物質のポケット部分（２５０又は２９０）が該Ｓ／Ｄゾーンの内のほぼ第１のもののみに沿って該チャンネルゾーン内に延在している。該ポケット部分の垂直ドーパント分布は、互いに離隔されている夫々の位置（ＰＨ−１乃至ＰＨ−３）において複数個の局所的最大（３１６−１乃至３１６−３）に到達すべく調節されている。該調節は、典型的に、該ポケット部分の垂直方向ドーパント分布が上部半導体表面近くで比較的平坦であるように実施される。その結果、該トランジスタのリーク電流は減少されている。 （もっと読む）

【課題】異なる積層構造を有する異なる導電型のトランジスタにおいて、ゲート電極における形状不良の抑制を図る。
【解決手段】半導体装置の製造方法は、第１導電型のＭＩＳＦＥＴを有する第１領域及び第２導電型のＭＩＳＦＥＴを有する第２領域における半導体基板１上に、ゲート絶縁膜３を形成する工程と、前記第１領域における前記ゲート絶縁膜上に、第１金属材料層４を形成する工程と、前記第１領域における前記第１金属材料層上及び前記第２領域における前記ゲート絶縁膜上に、第２金属材料層７からなる第２ゲート電極７ａ及び７ｂをそれぞれ形成する工程と、前記第１領域及び前記第２領域における前記第２ゲート電極の側面に、第１側壁絶縁膜１１ａ及び１１ｂをそれぞれ形成する工程と、前記第１側壁絶縁膜をマスクとして、前記第１領域における前記第１金属材料層を加工して第１ゲート電極４ａを形成する工程と、を具備する。 （もっと読む）

【課題】 リーク電流の低減を実現しながらも従来に比べて更に素子サイズを縮小させることが可能な、高耐圧ＭＯＳトランジスタを実現する。
【解決手段】 Ｐ型ウェル１０上に、チャネル領域ｃｈを隔てて、ドレイン領域１２及びドレイン側ドリフト領域７を含むＮ型の第一不純物拡散領域と、ソース領域１２及びそース側ドリフト領域８を含むＮ型の第二不純物拡散領域が形成されている。また、第一不純物拡散領域の一部上方、前記チャネル領域の上方、及び前記第二不純物拡散領域の一部上方にわたってゲート酸化膜６を介してゲート電極２０が形成されている。ゲート電極２０は、Ｎ型にドープされており、第一及び第二不純物拡散領域の上方に位置する部分の電極２０ｂの不純物濃度が、前記チャネル領域の上方に位置する部分２０ａの不純物濃度よりも低濃度である。 （もっと読む）

【課題】MOSデバイスに加えられる応力の違いに起因するMOSデバイスの性能のドリフトを低減するダミーパターン設計を提供する。
【解決手段】チップ上に集積回路構造を形成する方法は、集積回路構造の設計からアクティブ層を抽出することと、アクティブ層の形状に適合する保護バンドを形成することとを含む。当該保護バンドは、アクティブ層を囲み、X軸方向では第１間隔で、かつY軸方向では第２間隔でアクティブ層から離れて配置される。当該方法はさらに、設計ルールに反する保護バンドの如何なる部分も除去することと、保護バンドの凸角部を除去することと、保護バンドの外側のチップの残りの空間にダミー拡散パターンを付与することとを含む。第１および第２間隔は、集積回路構造のSpiceモデル特性決定での同じ間隔として特定され得る。異なる粒度を有するダミー拡散パターンが、拡散密度がチップ上で実質的に均一になるように付与され得る。 （もっと読む）

【課題】本発明は、オフセットスペーサを形成するときのシリコン基板へのエッチングダメージを防止して、画素トランジスタのノイズ発生、光電変換部の白点の発生を抑制することを可能にする。
【解決手段】半導体基板１１に、光電変換部２１と画素トランジスタを有する画素部１２と、周辺回路部と、ロジック回路部１４を有する固体撮像装置の製造方法は、半導体基板１１上に、第１ゲート絶縁膜３１Ｎ，３１Ｐを介して形成したロジック回路部１４のトランジスタの第１ゲート電極３２Ｎ，３２Ｐと、第２ゲート絶縁膜５１を介して形成した画素部１２および周辺回路部のトランジスタの第２ゲート電極５２を被覆し、さらに光電変換部２１を被覆する第１絶縁膜７１を形成した後、光電変換部２１、画素部１２および周辺回路部をマスク８３で被覆した状態で第１絶縁膜７１をエッチバックして第１ゲート電極３２Ｎ，３２Ｐの側壁にオフセットスペーサ３３を形成する。 （もっと読む）

【課題】トランジスタの特性ばらつきによる遅延回路の遅延時間の変動を抑制することが可能で、更に、製造工程における加工ばらつきに強く、レイアウト拡張性に優れた半導体集積回路を小面積に提供する。
【解決手段】第１の電源ＶＤＤと第２の電源（接地電源）との間に直列に接続されたＰ型ＭＯＳトランジスタＭＰ１１と２以上のＮ型ＭＯＳトランジスタＭＮ１１、ＭＮ１２とが備えられる。入力端子ＩＮは前記Ｐ型ＭＯＳトランジスタＭＰ１１のゲート端子と前記Ｎ型ＭＯＳトランジスタＭＮ１１、ＭＮ１２のゲート端子とに接続される。更に、Ｐ型ＭＯＳトランジスタＭＰ１１とＮ型ＭＯＳトランジスタＭＮ１１の接点である出力端子ＯＵＴに接続した１以上の容量素子Ｃ１を有し、Ｐ型ＭＯＳトランジスタＭＰ１１の駆動能力を、２以上に直列接続したＮ型ＭＯＳトランジスタＭＮ１１、ＭＮ１２の総駆動能力よりも大きく構成する。 （もっと読む）

【課題】ＭＯＳトランジスタの特性ばらつきを抑えつつ、ＭＯＳトランジスタのゲートサイズを変更する半導体装置のセルレイアウト方法及び半導体装置を提供すること。
【解決手段】インバータ回路１０は、第１及び第２トランジスタＴｒ１，Ｔｒ２の特性ばらつきを等しくするため、第２トランジスタＴｒ２のゲート長及びゲート幅を、第１トランジスタＴｒ１のゲート面積と等しくなるように調整する。 （もっと読む）

【課題】高誘電率ゲート絶縁膜を用いるＦＥＴ及びその製造方法において、閾値電圧の制御性を向上する。
【解決手段】基板１０１上に高誘電率ゲート絶縁膜１１０、その上にゲート電極１１１ａを形成する。少なくともゲート電極１１１ａをマスクとして基板１０１にＮ型不純物を導入し、Ｎ型イクステンション領域１１３を形成する。少なくともゲート電極１１１ａをマスクとして、基板１０１におけるＮ型イクステンション領域１１３の下にＰ型不純物を導入し、Ｐ型ポケット領域１１４を形成する。Ｎ型イクステンション領域１１３に対するＮ型不純物のうちのＡｓの導入量を、当該Ａｓと高誘電率ゲート絶縁膜１１０中の元素との結合によって生じる異常な短チャネル効果が実質的に抑制される臨界点以下である範囲に設定する。臨界点は、高誘電率ゲート絶縁膜１１０の膜厚に基づいて算出される。 （もっと読む）

【課題】温度変化による動作特性の低下を抑制する電界効果トランジスタ回路を提案する。
【解決手段】本発明の例に係る絶縁ゲート型電界効果トランジスタ回路は、拡散層をそれぞれ備える第１のソース／ドレイン４Ｓ，４Ｄと、チャネル領域上に設けられる第１のゲート絶縁膜２と、前記第１のゲート絶縁膜２上に設けられる第１のゲート電極３とを有する第１の電界効果トランジスタＴｒと、半導体基板１とショットキー接合を形成する金属層をそれぞれ備える第２のソース／ドレイン１４Ｓ，１４Ｄと、チャネル領域上に設けられる第２のゲート絶縁膜１２と、第２のゲート絶縁膜１２上に設けられる第２のゲート電極１３と、を具備し、第１のドレイン４Ｄと第２のドレイン１４Ｄとが並列に接続される。 （もっと読む）

【課題】ゲートもしくはダミーゲートのゲート長が不規則な標準セルにおいて、特性のばらつきを抑制する。
【解決手段】本発明の標準セルでは、他のトランジスタと異なるゲート長を有するトランジスタの両隣のトランジスタのうち少なくとも一方のトランジスタは常にオフ状態とする。これにより、ゲート仕上がり寸法がばらついても標準セルの動作には影響を与えないので、標準セルの特性のばらつきを抑制することができる。 （もっと読む）

【課題】コンタクト抵抗を低減し、動作信頼性を向上出来る半導体装置を提供すること。
【解決手段】半導体基板１０上に形成された、第１導電型の第１ＭＯＳトランジスタ５と、前記半導体基板１０上に形成された、第２導電型の複数の第２ＭＯＳトランジスタ６と、円形の平面形状を有する第１コンタクトプラグＣＰ１０−１と、楕円形の平面形状を有する第２コンタクトプラグＣＰ１０−２とを具備し、前記第２コンタクトプラグＣＰ１０−２は、前記第２ＭＯＳトランジスタ６のいずれか６−１の、ソースまたはドレイン上に形成され、前記第１コンタクトプラグＣＰ１０−１は、残りの前記第２ＭＯＳトランジスタ６−２、及び前記第１ＭＯＳトランジスタ５の、ソースまたはドレイン上に形成される。 （もっと読む）

【課題】ゲート絶縁膜の厚さが異なるトランジスタを有する半導体装置の製造歩留まりを向上させる。
【解決手段】シリコン基板１上に高耐圧絶縁膜ＩＨ１を形成した後、高耐圧絶縁膜ＩＨ１の表面を削って膜厚を薄くし、高耐圧絶縁膜ＩＨ１と隣接するようにして中耐圧絶縁膜ＩＭ１を形成する。高耐圧絶縁膜ＩＨ１は、熱酸化法によって、シリコン基板１の主面より内側から外側に至るようにして形成し、中耐圧絶縁膜ＩＭ１は高耐圧絶縁膜ＩＨ１より薄くなるようにして形成する。高耐圧絶縁膜ＩＨ１は高耐圧ＭＩＳトランジスタのゲート絶縁膜として、中耐圧絶縁膜ＩＭ１は中耐圧ＭＩＳトランジスタのゲート絶縁膜として形成する。 （もっと読む）

【課題】アンテナスイッチのコスト削減を図る観点から、特に、アンテナスイッチをシリコン基板上に形成された電界効果トランジスタから構成する場合であっても、アンテナスイッチで発生する高調波歪みをできるだけ低減できる技術を提供する。
【解決手段】ＴＸシリーズトランジスタＳＥ（ＴＸ），ＲＸシリーズトランジスタＳＥ（ＲＸ）およびＲＸシャントトランジスタＳＨ（ＲＸ）を低耐圧ＭＩＳＦＥＴＱ_Ｎから構成する一方、ＴＸシャントトランジスタを高耐圧ＭＩＳＦＥＴＱ_Ｈから構成する。これにより、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する高耐圧ＭＩＳＦＥＴＱ_Ｈの直列接続数を少なくすることで、直列接続された各高耐圧ＭＩＳＦＥＴＱ_Ｈに印加される電圧振幅の不均一性を抑制する。この結果、高次高調波の発生を抑制することができる。 （もっと読む）

【課題】従来のパワースイッチと比較して、高速動作を行う活性状態と、内部論理状態は保持しているが低リーク状態である非活性状態を実現し、その二つの状態間の遷移を高速かつ低雑音かつ低電力を実現する。
【解決手段】第１の外部電源電圧（ＶＤＤ）を与える第１電源線と第２の外部電源電圧（ＶＳＳ）を与える第２電源線間に、複数の回路からなる内部回路ブロックと電源電圧を制御するパワー制御回路を具備し、制御回路は出力ＭＯＳＦＥＴ（ＭＰＰ）を具備し、出力ＭＯＳＦＥＴはゲートとソースが等電圧であっても一定のオフ電流が流れるものであって、出力ＭＯＳＦＥＴ（ＭＰＰ）の閾値電圧は、内部回路ＭＯＳＦＥＴのそれよりも小さい。 （もっと読む）

【課題】本発明は、追加工程を必要とせずオフセット構造のソース・ドレイン領域を形成するための高耐圧トランジスタ用のＬＤＤ拡散層を形成することを可能にする。
【解決手段】半導体基板１１上に、ゲート絶縁膜２１を介して上面に第１絶縁膜４２を有する電極形成膜４１を形成し、電極形成膜４１で第１ゲート電極２２と、その両側に沿ってかつ離間して複数のダミーパターン５１を形成し、第１ゲート電極２２と各ダミーパターン５１をマスクにしたイオン注入により半導体基板１１に第１ＬＤＤ拡散層２３、２４を形成し、第１ゲート電極２２の側壁、各ダミーパターン５１の側壁、および第１ゲート電極２２と各ダミーパターン５１間および各ダミーパターン５１間に第１サイドウォール２５を形成し、第１ゲート電極２２、各ダミーパターン５１および第１サイドウォール２５をマスクにして半導体基板１１に第１ソース・ドレイン領域２６，２７を形成する。 （もっと読む）

【課題】 半導体素子領域のサイズを小さくし、半導体素子領域のレイアウトに必要な時間を短縮する。
【解決手段】 第１領域と第２領域との間に生成される第１半導体素子領域内に第１および第２ゲート電極を生成する。第１配線と、第１配線より外側に位置する第２配線とを、第１半導体素子領域上を延在して配線する。そして、第１ゲート電極と第２配線とを第１領域上または第２領域上で接続し、第２ゲート電極と第１配線とを接続して半導体装置を生成する。これにより、第２配線と第１ゲート電極との接続部分のレイアウトルールを考慮することなく、第１半導体素子領域における第２配線側の境界を設定できる。この結果、第１半導体素子領域のサイズを小さくできる。また、第１半導体素子領域の境界を一度のレイアウトで設定できるため、第１半導体素子領域のレイアウトに必要な時間を短縮できる。 （もっと読む）

【課題】プログラマブルＭＯＳＦＥＴ（１０５）とロジックＭＯＳＦＥＴ（１１０）とを含むメモリデバイスを同一チップ上に形成する。
【解決手段】半導体基板を被う層状ゲート積層体の成形から始まり、層状ゲート積層体の高ｋゲート電極層上で停止するよう金属ゲート電極層にパターンを形成して、半導体基板上に第１、第２ゲート金属ゲート電極（１６、２１）を形成するメモリデバイスの製法が提供される。次のプロセスで、高ｋゲート誘電体層の一部を被う少なくとも１つのスペーサ（５５）を第１ゲート電極（１６）に形成する。高ｋゲート誘電体層の露出された残存部分をエッチングし、第１金属ゲート電極のサイドウォールを越えて延びる部分を有する第１高ｋゲート誘電体（１７）及び第２金属ゲート電極（２１）のサイドウォールに整合されたエッジを有する第２高ｋゲート誘電体（２２）を形成する。 （もっと読む）

【課題】光電変換部がエッチングダメージを低減し、光電変換部における保護領域のオフセットの制御精度を向上する。
【解決手段】画素配列領域における転送トランジスタのゲート電極２１を形成する第１の工程と、前記転送トランジスタのゲート電極２１をマスクとしてイオンを注入し、第１の導電型の半導体領域を形成する第２の工程と、前記転送トランジスのゲート電極２１を覆うように絶縁膜３０ｉを形成する第３の工程と、前記転送トランジスタのゲート電極２１が前記絶縁膜３０ｉにより覆われた状態で、前記転送トランジスタのゲート電極２１と前記絶縁膜３０ｉにおける前記転送トランジスタのゲート電極２１の側面を覆う部分とをマスクとしてイオンを注入することにより、反対導電型である第２の導電型の前記保護領域１４を形成し、前記半導体領域における前記保護領域１４を除いた部分を前記第１の導電型の前記電荷蓄積領域とする第４の工程とを備える。 （もっと読む）

【課題】ゲートストリップを二回のカット工程によって端部を改善する製造方法の提供。
【解決手段】第１アクティブ領域４０と、第２アクティブ領域４２とを有する基板を提供するステップと、基板にゲート電極層を形成するステップと、第１ゲートストリップ６０と、第１ゲートストリップに実質的に平行する第２ゲートストリップ６２と、第１アクティブ領域と第２アクティブ領域の間に位置して、第１ゲートストリップと第２ゲートストリップに平行していないが、互いに接続する犠牲ストリップ６６とを残すように、ゲート電極層をエッチングするステップと、第１ゲートストリップと第２ゲートストリップの一部を覆い、犠牲ストリップ及び第１ゲートストリップと第２ゲートストリップの一部を開口部に露出させる遮蔽部を形成するステップと、開口部に露出される犠牲ストリップ及び第１ゲートストリップと第２ゲートストリップの一部をエッチングするステップを含む。 （もっと読む）

【課題】層間絶縁膜を表面研磨する工程を経て形成される半導体装置の信頼性を向上させる。
【解決手段】シリコン基板１の主面ｓ１上に、高耐圧ゲート絶縁膜ＩＧ１および高耐圧ゲート電極ＥＧ１からなる高耐圧ゲートＧ１を形成した後、サリサイドブロック膜ＳＡＢ、層間絶縁膜ＩＬを順に形成し、その層間絶縁膜ＩＬをＣＭＰにより研磨する。サリサイドブロック膜ＳＡＢは、下層から順に酸化シリコンを主体とする絶縁膜である保護酸化膜ｔ１と、窒化シリコンを主体とする絶縁膜である保護窒化膜ｔ２とによって形成する。また、層間絶縁膜ＩＬの研磨は、高耐圧ゲートＧ１上面のサリサイドブロック膜ＳＡＢに達するまで研磨する。 （もっと読む）