幅広い電子デバイスのアレイ及びシステムにおける電力消費を低減する一式の新たな構造及び方法が提供される。これらの構造及び方法の一部は、大部分が、既存のバルクＣＭＯＳのプロセスフロー及び製造技術を再利用することで実現され、半導体産業及びより広いエレクトロニクス産業がコスト及びリスクを伴って代替技術へ切り替わることを回避可能にする。これらの構造及び方法の一部は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することと、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより正確に設定されることとを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有することができ、それにより、ＤＤＣトランジスタにおける電力消費の有意義な動的制御が可能になる。様々な効果を達成するようＤＤＣを構成する手法が数多く存在し得るとともに、ここに提示される更なる構造及び方法は、更なる利益を生み出すように単独あるいはＤＤＣとともに使用され得る。
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【課題】意図的に誤動作を生じさせるための局所的な光照射を検出するための構成を小さなチップ占有面積で実現し、検出感度を高くする。
【解決手段】ロジック回路（６）が形成された領域に分散され初段の入力が一定論理値にされて直列的に接続された複数個の検出インバータ（１００）を検出素子として採用し、単数又は複数のインバータに光が照射されて各々に出力が反転することによって直列的に接続された複数個の検出インバータの最終出力が判定され、これにより局所的な光照射を検出することができる。 （もっと読む）

幅広い電子デバイスのアレイ及びシステムにおける電力消費を低減する一式の新たな構造及び方法が提供される。これらの構造及び方法の一部は、大部分が、既存のバルクＣＭＯＳのプロセスフロー及び製造技術を再利用することで実現され、半導体産業及びより広いエレクトロニクス産業がコスト及びリスクを伴って代替技術へ切り替わることを回避可能にする。これらの構造及び方法の一部は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することと、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより正確に設定されることとを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有することができ、それにより、ＤＤＣトランジスタにおける電力消費の有意義な動的制御が可能になる。
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【課題】第１のＭＩＳトランジスタの閾値電圧が高くなることを防止する。
【解決手段】半導体装置は、第１，第２のＭＩＳトランジスタＴｒ１，Ｔｒ２を備えている。第１，第２のＭＩＳトランジスタは、第１，第２の活性領域１０ａ，１０ｂ上に形成され、第１，第２の高誘電率膜１３ａ，１３ｂを有する第１，第２のゲート絶縁膜１３Ａ，１４Ｂと、第１，第２のゲート絶縁膜上に形成された第１，第２のゲート電極１８Ａ，１８Ｂとを備えている。第１のゲート絶縁膜１３Ａと第２のゲート絶縁膜１４Ｂとは、第１の素子分離領域１１Ｌ上において分離されている。第１の素子分離領域１１Ｌを挟んで対向する第１の活性領域１０ａの一端と第２の活性領域１０ｂの一端との距離をｓとし、第１の活性領域１０ａの一端から第１の素子分離領域１１Ｌ上に位置する第１のゲート絶縁膜１３Ａの一端までの突き出し量をｄ１としたとき、ｄ１＜０．５ｓの関係式が成り立っている。 （もっと読む）

【課題】ＥＳＤ保護回路に使用するＭＯＳトランジスタのオフリーク電流を低減して、信号端子の端子リーク電流を低減する。
【解決手段】ＥＳＤ保護回路１００は、ＭＯＳトランジスタ１０（又は２０）を備える。ＭＯＳトランジスタ１０（又は２０）は、ドレイン端子とソース端子が信号端子２と電源ＶＤＤ（又はＧＮＤ）にそれぞれ接続され、ソース端子に印加されるＶＤＤ（又はＧＮＤ）の電位よりも絶対値が大きく、ゲート端子とソース端子間の制御電圧が逆バイアスとなる電位ＶＨ（又はＶＬ）がゲート端子に印加される。 （もっと読む）

【課題】ＳＲＡＭ回路の動作速度を向上させる。
【解決手段】駆動ＭＩＳＦＥＴと転送ＭＩＳＦＥＴとそれらの上部に形成された縦型ＭＩＳＦＥＴとでメモリセルを構成したＳＲＡＭにおいて、周辺回路を構成するＭＩＳＦＥＴ間の電気的接続を、メモリセルの縦型ＭＩＳＦＥＴ（ＳＶ_１、ＳＶ_２）よりも下部に形成されるプラグ２８および中間導電層４６、４７で行うとともに、縦型ＭＩＳＦＥＴ（ＳＶ_１、ＳＶ_２）よりも上部に形成されるプラグ、第１および第２金属配線層を用いて行うことにより、配線の自由度を向上でき、高集積化できる。また、ＭＩＳＦＥＴ間の接続抵抗を低減でき、回路の動作スピードを向上できる。 （もっと読む）

【課題】トレンチの数が１個のトレンチゲート構造のトランジスタをトレンチの数が２個以上のトレンチゲート構造のトランジスタとともに基板上に形成する際の特性の差異を低減する。
【解決手段】半導体装置１００は、ゲート幅方向に断続的に深さが変化するように形成されたｎ個のトレンチ１６２を有するトランジスタであって、ｎ＝１の第１のトランジスタ２００とｎ＝２以上の第２のトランジスタ２０２と、各トランジスタが形成された領域の周囲に形成されて当該トランジスタが形成された領域を区分けする素子分離絶縁膜１１０と、を含む。ここで、第１のトランジスタ２００のゲート幅方向における一つのトレンチ１６２と素子分離絶縁膜１１０との間の間隔ｃ_ｘが、第２のトランジスタ２０２のゲート幅方向におけるトレンチ１６２間の間隔ａ_ｘよりも狭い。 （もっと読む）

【課題】ｎチャネルＭＯＳトランジスタにおいてｈｉｇｈ−Ｋゲート絶縁膜をｈｉｇｈ−Ｋ誘電体膜と酸化ランタン膜の積層により構成した半導体装置において、酸化ランタン膜のパターニングプロセスを不要とする半導体装置の製造方法を提供する。
【解決手段】界面酸化膜２２上に形成されたｈｉｇｈ−Ｋ誘電体膜２３上に酸化膜２４を形成する工程と、前記ｈｉｇｈ−Ｋ誘電体膜に窒化物層２５を形成する工程と、前記窒化物層および前記酸化膜を第１の素子領域２１Ａから選択的に除去し、第１および第２の素子領域２１Ｂにわたり酸化ランタン膜２６を形成し、前記第１の素子領域においては前記界面酸化膜と前記ｈｉｇｈ−Ｋ誘電体膜と前記酸化ランタン膜を積層した第１の積層構造を、また前記第２の素子領域においては前記界面酸化膜と前記ｈｉｇｈ−Ｋ誘電体膜と前記酸化膜と前記窒化物層と前記酸化ランタン膜を積層した第２の積層構造を形成する工程と、を含む。 （もっと読む）

【課題】ロジック系ＣＭＯＳトランジスタおよびパワー系ＤＭＯＳトランジスタのそれぞれが最適な構造を有する半導体装置を提供する。
【解決手段】第１半導体領域２の表面側に設けられた第１ソース領域３、ドレイン領域４と、第１ゲート13と、第１ゲートの両側面に形成された第１サイドウォール１５と、第１ＬＤＤ領域１７とを有する第１のＭＯＳトランジスタと、第２半導体領域２２の表面側に設けられた第２ソース領域２３、ドレイン領域２４と、第２ゲート３３と、第２ゲートの第２ドレイン側の側面に形成され、第１サイドウォールよりも広い第２サイドウォール４１と、第２サイドウォール直下に形成されたドリフト領域４３と、第２ゲートの第２ソース側の側面に形成され、第１サイドウォールよりも狭い第３サイドウォール３５と、第３サイドウォール直下に形成された第２ＬＤＤ領域３７とを有する第２のＭＯＳトランジスタを備えた半導体装置を提供する。 （もっと読む）

【課題】駆動電流が大きくリーク電流の少ない低消費電力のＭＩＳトランジスタを有する半導体装置及びその製造方法を提供する。
【解決手段】チャネル領域を有する半導体基板と、チャネル領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、半導体基板内にチャネル領域を挟むように配置されたソース拡散層及びドレイン拡散層と、ソース拡散層側の半導体基板内に形成された第１のポケット不純物層と、ドレイン拡散層側の半導体基板内に形成された第２のポケット不純物層とを有し、第１のポケット不純物層は、ソース拡散層のエクステンション不純物層の濃度ピーク位置よりも深い位置に濃度ピークを有しており、第２のポケット不純物層は、ドレイン拡散層のエクステンション不純物層の濃度ピーク位置よりも浅い位置に濃度ピークを有している。 （もっと読む）

【課題】ＬＣＤドライバのチップサイズを縮小させる
【解決手段】シリコン基板上に構成されたＬＣＤドライバＤＲＶ１を有する半導体装置であって、ＬＣＤドライバＤＲＶ１は、ソース出力回路領域ＲＳに配置され、データ信号ＶＤを生じる複数のソース出力セルＣＳ１と、そのデータ信号ＶＤを受けて外部に送信するための複数の出力パッドＰＤ１とを有する。複数の出力パッドＰＤ１はシリコン基板上の行方向に沿って並んで配置され、複数のソース出力セルＣＳ１は行方向に沿って２行Ｎ列に並んで配置されている。特に、第１行第Ｎ列目に配置するソース出力セルＣＳ１は、第（２Ｎ−１）番目の出力パッドＰＤ１に電気的に接続され、第２行第Ｎ列目に配置するソース出力セルＣＳ１は、第（２Ｎ）番目の出力パッドＰＤ１に電気的に接続されている。 （もっと読む）

【課題】シリコンウェハからなるＩＣチップは厚いため商品容器自体に搭載する場合、表
面に凹凸が生じ、デザイン性が低下してしまった。そこで非常に膜厚の薄い薄膜集積回路
、及び薄膜集積回路を有するＩＣチップ等を提供する。
【解決手段】薄膜集積回路を有するＩＣチップは、従来のシリコンウェハにより形成され
る集積回路と異なり、半導体膜を能動領域（例えば薄膜トランジスタであればチャネル形
成領域）として備えることを特徴とする。このようなＩＣチップは非常に薄いため、カー
ドや容器等の商品へ搭載してもデザイン性を損ねることがない。 （もっと読む）

【課題】占有面積を増やすことなくロジック回路領域におけるトランジスタ特性の変動が抑制される半導体装置を提供する。
【解決手段】ＮＭＯＳ領域の素子形成領域４と、この素子形成領域４に隣り合う他の素子形成領域４との間隔（ゲート幅方向）が一定の間隔（距離２×ＬＡ）に設定されている。また、この素子形成領域４と、この素子形成領域４に隣り合う素子形成領域８との間隔（ゲート幅方向）も一定の間隔（距離２×ＬＡ）に設定されている。 （もっと読む）

【課題】同一の半導体基板上にゲート絶縁膜の膜厚の異なる半導体素子領域を容易に形成することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板に素子分離絶縁膜を形成することにより、第１の半導体素子領域と第２の半導体素子領域とを画定する工程と、前記第２の半導体素子領域と前記第２の半導体素子領域を囲う前記素子分離絶縁膜を覆い、前記第１の半導体素子領域と前記第１の半導体素子領域を囲う前記素子分離絶縁膜を露出させるマスクを形成する工程と、前記マスクを用いて、前記第１の半導体素子領域を囲う前記素子分離絶縁膜をエッチングする工程と、前記素子分離絶縁膜をエッチングする工程の後、前記マスクを用いて前記第１の半導体素子領域に対して異方性エッチングを行う工程と、前記マスクを除去する工程と、前記マスクを除去した後に熱酸化により第１の半導体素子領域と第２の半導体素子領域とにゲート酸化膜を形成する工程と、を有することを特徴とする半導体装置の製造方法により上記課題を解決する。 （もっと読む）

【課題】近年のＣＭＯＳ型ＬＳＩの設計においてはリーク電力の削減が非常に大きな課題となっている。リーク電力を削減する手段としてはトランジスタの閾値電圧を複数使用し、速度の必要な場所には閾値電圧の低いトランジスタを、不要な場所には閾値電圧の高いトランジスタを使用する方法が広く用いられている。しかしながら先端プロセスほど閾値電圧制御だけではリーク電力が十分に抑制できず、様々なリーク電力削減手法が必要となってきている。
【解決手段】本願の一つの発明は、ＣＭＯＳまたはＣＭＩＳ型ＬＳＩにおいて、一部の論理ゲートを構成するＰチャネルＦＥＴおよびＮチャネルＦＥＴの両側のゲート電極形状を近接効果を利用して平面的に湾曲させることによって、実効的なゲート長を長くするものである。 （もっと読む）

【課題】エンハンスメント型ＦＥＴとディプレッション型ＦＥＴとを集積する場合に製造工程数の削減を実現できる半導体装置の製造方法を提供する。
【解決手段】この製造方法は、アクティブ領域１１を横断しゲート電極１０Ａよりも長さが短いゲート電極１０Ｂを形成する工程と、ゲート電極１０Ａ，１０Ｂをマスクとして、アクティブ領域１１に不純物を斜めイオン注入することにより、ゲート電極１０Ａのゲート長方向両側の領域に互いに連続しない不純物拡散領域２０ａ，２０ｂを形成するとともに、ゲート電極１０Ｂのゲート長方向両側の一方の領域から他方の領域に亘って連続する不純物拡散領域２０ｇ，２０ｈを形成する斜めイオン注入工程とを含む。 （もっと読む）

【課題】新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】酸化物半導体層を含むトランジスタと、酸化物半導体以外の半導体材料を用いて構成された論理回路と、を有し、前記トランジスタのソース電極またはドレイン電極の一方と、前記論理回路の少なくとも一の入力とは電気的に接続され、前記トランジスタを介して、前記論理回路に少なくとも一の入力信号が供給される半導体装置である。ここで、トランジスタのオフ電流は１×１０^−１３Ａ以下であるのが望ましい。 （もっと読む）

【課題】メモリセル領域と高電圧トランジスタとの高濃度不純物拡散領域を同時にイオン注入で形成し、且つ高電圧トランジスタ側の方が浅くなるように形成する。
【解決手段】シリコン基板１にメモリセル領域にゲート電極ＭＧ、ＳＧを形成し（図３（ｂ））、周辺回路領域にゲート電極ＰＧ（図３（ｃ））を形成する。周辺回路領域のゲート電極ＰＧは、高電圧トランジスタについては厚い膜厚のゲート絶縁膜１１が形成されている。ゲート絶縁膜１１を残した状態でＴＥＯＳ酸化膜９を成膜し、スペーサ加工をする。この時、スペーサ９ａを形成すると共に、ゲート絶縁膜１１を半分程度エッチングして１１ａとする。ＴＥＯＳ酸化膜１０を形成後に高濃度不純物拡散領域１ｄ、１ｅをイオン注入で深さｄ１、ｄ２で形成する。高電圧トランジスタについてはゲート絶縁膜１１ａを介して行うので、浅く形成される。 （もっと読む）

【課題】マルチフィン高さを有するFinFETを提供する。
【解決手段】集積回路構造は、半導体基板と、半導体基板上のFinFETと、を含む。FinFETは、半導体フィンと、半導体フィンの頂面および側壁上のゲート誘電体と、ゲート誘電体上のゲート電極と、半導体フィン一端に位置するソース/ドレイン領域と、を備える。一対の第一STI領域は、ソース/ドレイン領域の一部分の真下に位置する部分を含み、一対の第一STI領域は、半導体ストリップにより分離され、且つ、半導体ストリップに隣接する。一対の第一STI領域は、更に、第一頂面を有する。一対の第二STI領域は、ゲート電極の真下に位置する部分を含み、一対の第二STI領域は、半導体ストリップにより互いに分離され、且つ、半導体ストリップに隣接する。第二STI領域は、第一頂面より高い第二頂面を有する。 （もっと読む）

【課題】エネルギー耐量、負サージ耐量を確保しながら、できる限り低コストの内燃機関用点火装置用半導体装置を提供すること。
【解決手段】ＩＧＢＴが前記コレクタ電極とゲート電極間にクランプダイオードを備え、ＩＧＢＴのｐ⁺２５とｎ型ベース層２６の間に不純物濃度の異なる２層のｎ型バッファ層２４、５０を有するＩＧＢＴであって、前記２層のバッファ層の合計厚さが５０μｍ以下であって、総不純物量を２０×１０¹³ｃｍ^-2以下とする。 （もっと読む）