【課題】ゲート絶縁膜をＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成するＨＫ／ＭＧトランジスタを有する半導体装置において、安定した動作特性を得ることのできる技術を提供する。
【解決手段】素子分離部２で囲まれた活性領域１４に位置し、後の工程でコア用ｎＭＩＳのゲートＧが形成される領域Ｇａ１のみに、Ｎｃｈ用ゲートスタック構造ＮＧを構成する積層膜を形成し、上記領域Ｇａ１以外の領域ＮＧａ１には、Ｐｃｈ用ゲートスタック構造ＰＧを構成する積層膜を形成する。これにより、コア用ｎＭＩＳのゲートＧが形成される領域Ｇａ１へ素子分離部２から引き寄せられる酸素原子の供給量を減少させる。 （もっと読む）

【課題】赤外線センサにおけるＭＯＳトランジスタのしきい値のばらつきを小さくすることが可能な赤外線センサの製造方法を提供する。
【解決手段】半導体基板１の一表面側にシリコン酸化膜３１とシリコン窒化膜３２との積層膜を形成してから、シリコン窒化膜３２のうち熱型赤外線検出部３の形成予定領域Ａ１に対応する部分を残してＭＯＳトランジスタ４の形成予定領域Ａ２に対応する部分をドライエッチングにより除去する。その後、半導体基板１の一表面側に第１のイオン注入を行ってウェル領域４１を形成してから、ＭＯＳトランジスタ４のしきい値電圧を制御するための第２のイオン注入を行う。ウェル領域を形成する工程では、シリコン酸化膜３１のうちＭＯＳトランジスタ４の形成予定領域Ａ２に形成されている部分（シリコン酸化膜５１）の一部をウェットエッチングにより除去してから、シリコン酸化膜３１をマスクとして第１のイオン注入を行う。 （もっと読む）

【課題】構造が簡単なトランジスタにより、サステイン耐圧を改善し且つサステイン耐圧のばらつきの抑制及びトランジスタ形成後のドレイン抵抗及び接合プロファイルの調整が可能な、自由度が高い半導体装置を実現できるようにする。
【解決手段】半導体装置は、ｐ型ウェル１０２に形成され、互いに並行に延びると共に、ゲート長方向の幅が比較的に大きい第１ゲート電極１２５と、ゲート長方向の幅が比較的に小さい第２ゲート電極１２６と、ｐ型ウェル１０２における第１ゲート電極１２５及び第２ゲート電極１２６同士の間に形成されたＬＤＤ低濃度領域１３５と、該ｐ型ウェル１０２における第１ゲート電極１２５及び第２ゲート電極１２６のそれぞれの外側に形成されたＬＤＤ中濃度領域１３４とを有している。ＬＤＤ低濃度領域１３５の不純物濃度は、ＬＤＤ中濃度領域１３４の不純物濃度よりも低い。 （もっと読む）

【課題】電気光学装置において、新規の構成を有する画素回路を用いることにより、従来の構成の画素よりも高い開口率を実現することを目的とする。
【解決手段】ｉ行目を除くゲート信号線の電位は、ｉ行目のゲート信号線１０６が選択されている以外の期間においては定電位となっていることを利用し、ｉ−１行目のゲート信号線１１１をｉ行目のゲート信号線１０６によって制御されるＥＬ素子１０３への電流供給線として兼用することで配線数を減らし、高開口率を実現する。 （もっと読む）

【課題】複雑な工程を回避すると共に、高い有効仕事関数値を得ることにより、高歩留まり及び高性能の半導体装置を実現できるようにする。
【解決手段】ダミー電極２２をマスクとして、ｎ型活性領域１３にｐ型の不純物イオンを導入することにより、ｎ型活性領域１３におけるダミー電極２２の両側方にｐ型のソースドレイン領域２５ｐを形成し、形成されたソースドレイン領域２５ｐに熱処理を施す。熱処理を施した後に、ｎ型活性領域１３の上に、ダミー電極２２を覆うように層間絶縁膜２６を形成し、形成された層間絶縁膜２６からダミー電極２２を露出し、露出したダミー電極２２を除去する。続いて、層間絶縁膜２６におけるダミー電極２２が除去された凹部２６ａに、第２の金属電極２７を選択的に形成する。 （もっと読む）

【課題】モリセル領域内と周辺回路領域内およびそれらとの間に実施的に段差がない状態でメタル積層配線を形成し、段差部でメタル積層配線が断線する問題を回避する。センスアンプを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタのアンバランス動作を解消して動作遅延を軽減する。
【解決手段】半導体装置は、半導体基板上にメモリセル領域と周辺回路領域とを有し、メモリセル領域と周辺回路領域に跨って延在し、メモリセル領域ではビット線を構成し、周辺回路領域では周辺回路用配線の一部とゲート電極の一部を構成するメタル積層配線を有する。メモリセル領域に配置されるメタル積層配線の底面の半導体基板上面からの高さが、周辺回路領域に配置されるメタル積層配線の底面の半導体基板上面からの高さと実質的に同じである。 （もっと読む）

【課題】ＣＭＯＳトランジスタにおいて、ボロンの染み出しを抑制して閾値電圧を安定させると共に、ノイズを低減できるようにした半導体装置及びその製造方法を提供する。
【解決手段】ＣＭＯＳトランジスタをシリコン基板１上に備える半導体装置であって、
シリコン基板１上に設けられ、窒素とフッ素とを含有するシリコン酸化膜からなるゲート酸化膜５と、ゲート酸化膜５上に設けられ、ポリシリコンからなるゲート電極７、８と、を有し、ゲート酸化膜５中のゲート電極７、８近傍の位置に窒素濃度のピークがあり、ゲート酸化膜５とシリコン基板１との界面付近の窒素濃度は０．５atom％以下であり、ゲート酸化膜５中におけるフッ素濃度は１atom％以上であり、当該フッ素によりゲート酸化膜５とシリコン基板１との界面のダングリングボンドが終端化されている。 （もっと読む）

【課題】１つの半導体基板上に形成されるＭＯＳＦＥＴとＣＭＤ素子との性能向上の両立を図る。
【解決手段】画素領域を形成するＣＭＤ素子のゲート電極には低い不純物濃度を与えて変換効率を向上させる。一方、ロジック領域を形成するＭＯＳＦＥＴのゲート電極には高い不純物濃度を与えてオン／オフ特性を向上させる。製造工程においては、半導体基板４００の画素領域１１０とロジック領域１２０に対して共通に形成した電極材料層５００に対してＣＭＤ素子のゲート電極に対応する不純物濃度を与えるためのイオン注入を行う。次に、画素領域１１０をマスキングしてイオン注入を行って、ロジック領域１２０の電極材料層５００にＭＯＳＦＥＴのゲート電極に対応する不純物濃度を与える。その後、電極材料層５００からゲート電極を形成する。 （もっと読む）

【課題】１回のゲート絶縁膜形成工程で複数の厚みのゲート絶縁膜を同一の半導体基板上に形成することができるとともに、ゲート絶縁膜に酸化促進物質による欠陥が発生するのを抑制することができる半導体装置の製造方法の提供。
【解決手段】半導体基板の所定領域に拡散性を有する酸化促進物質を注入する酸化促進物質注入工程と、上記半導体基板に熱処理を行うことで当該半導体基板に上記酸化促進物質の注入量に応じた複数の厚みの酸化膜を形成する酸化膜形成工程と、上記所定領域に注入された酸化促進物質を拡散させることで上記酸化膜中に存在する上記酸化促進物質の濃度を低下させる酸化促進物質拡散工程とを備える。 （もっと読む）

【課題】半導体装置の特性を向上させる。
【解決手段】本発明の半導体装置は、面方位が（１１０）のシリコン基板１と、ｐＭＩＳ領域１Ｂに形成されたｐチャネル型電界効果トランジスタを有する。このｐチャネル型電界効果トランジスタは、ゲート絶縁膜３を介して配置されたゲート電極ＧＥ２と、ゲート電極ＧＥ２の両側のシリコン基板１中に設けられた溝ｇ２の内部に配置され、Ｓｉより格子定数が大きいＳｉＧｅよりなるソース・ドレイン領域と、を有する。上記溝ｇ２は、ゲート電極ＧＥ２側に位置する側壁部において、第１の斜面と、第１の斜面と交差する第２の斜面と、を有する。このように、溝ｇ２の形状をΣ形状とすることで、ｐチャネル型電界効果トランジスタのチャネル領域に加わる圧縮歪みを大きくすることができる。 （もっと読む）

【課題】コンタクトホールの位置合わせが容易で、コンタクト抵抗の低いフィン型の電界効果型トランジスタを有する半導体装置に提供する。
【解決手段】フィン型の電界効果型トランジスタであって、ソース／ドレイン領域５０３の少なくともその幅が最も大きい部分では半導体領域５０２の幅よりも大きく、かつソース／ドレイン領域５０３の最上部側から基体側に向かって連続的に幅が大きくなっている傾斜部５１０を有し、該傾斜部表面にシリサイド膜５０４が形成されていることを特徴とする半導体装置とする。 （もっと読む）

【課題】半導体装置の特性を向上させる。
【解決手段】本発明の半導体装置は、面方位が（１１０）のシリコン基板１と、ｐＭＩＳ領域１Ｂに形成されたｐチャネル型電界効果トランジスタを有する。このｐチャネル型電界効果トランジスタは、ゲート絶縁膜３を介して配置されたゲート電極ＧＥ２と、ゲート電極の両側のシリコン基板１中に設けられた溝ｇ２の内部に配置され、Ｓｉより格子定数が大きいＳｉＧｅよりなるソース・ドレイン領域と、を有する。上記溝ｇ２は、ゲート電極側に位置する側壁部において、面方位が（１００）の第１の斜面と、第１の斜面と交差する面方位が（１００）の第２の斜面と、を有する。上記構成によれば、基板の表面（１１０）面と（１００）面とのなす角は４５°となり、比較的鋭角に第１斜面が形成されるため、効果的にｐチャネル型のＭＩＳＦＥＴのチャネル領域に圧縮歪みを印加することができる。 （もっと読む）

【課題】活性領域をライン上に形成することで、コンタクト領域のばらつきを抑制し、リセスゲート電極を用いて隣接するトランジスタ間の分離を行う構造を提供する。
【解決手段】半導体基板中に第１の方向に延在して形成される素子分離領域で分離された活性領域と、第１の方向と交差する第２の方向に延在し、素子分離領域及び活性領域に連通する溝内に形成されたリセスゲート電極と。リセスゲート電極で分断された活性領域であって、リセスゲート電極の底面より浅い領域に形成されるＭＯＳトランジスタのソース／ドレイン領域とを備えた半導体装置であって、リセスゲート電極は、ＭＯＳトランジスタのゲート電極を構成する制御ゲート電極１６２ｔと、第１の方向に隣接するＭＯＳトランジスタを素子分離する補助ゲート電極１６２ｉで構成される。 （もっと読む）

【課題】トランジスタのチャネル不純物の拡散を抑制し、高性能・高信頼性を実現しうる半導体装置の製造方法を提供する。
【解決手段】半導体基板第１及び第２の領域に非晶質化のためのイオン注入を行い、第１の領域及び第２の領域に第１の不純物及び第２の不純物をそれぞれイオン注入し、注入した不純物を活性化して第１の不純物層及び第２の不純物層を形成し、不純物層を形成した半導体基板上に半導体層をエピタキシャル成長し、第１及び第２の領域上にゲート絶縁膜を成長し、第１及び第２のゲート絶縁膜上に第１及び第２のゲート電極をそれぞれ形成する。 （もっと読む）

【課題】低廉なプロセスにて高性能・高信頼性を実現しうる半導体装置及びその製造方法を提供する。
【解決手段】第１の領域に形成された第１の不純物層及び第１のエピタキシャル半導体層と、第１のエピタキシャル半導体層上にゲート絶縁膜を介して形成された第１のゲート電極と、第１の領域に形成された第１のソース／ドレイン領域とを有する第１のトランジスタと、第２の領域に形成された第２の不純物層及び第１のエピタキシャル半導体層よりも薄い第２のエピタキシャル半導体層と、第２のエピタキシャル半導体層上にゲート絶縁膜を介して形成された第２のゲート電極と、第２の領域に形成された第２のソース／ドレイン領域とを有する第２のトランジスタとを有する。 （もっと読む）

【課題】高性能・高信頼性を実現しうる半導体装置の製造方法を提供する。
【解決手段】半導体基板にアライメントマークとなる溝を形成し、アライメントマークに位置合わせして素子分離領域となる領域を露出し素子領域となる領域を覆うマスク膜を形成し、マスク膜をマスクとして半導体基板を異方性エッチングし、半導体基板の素子分離領域となる領域に素子分離溝を形成し、素子分離溝を絶縁膜で埋め込み素子分離絶縁膜を形成する半導体装置の製造方法において、溝を形成する工程では、マスク膜の厚さに相当する深さよりも浅い溝を形成する。 （もっと読む）

【課題】金属電極と該金属電極の上に形成されたシリコン電極とを有するゲート電極を備えた電界効果型トランジスタを実現する際に、金属電極とシリコン電極との界面に生じる界面抵抗を低減できるようにする。
【解決手段】半導体装置は、半導体基板１００における第１の活性領域１０３ａに形成されたＰ型の電界効果型トランジスタを備えている。第１の電界効果型トランジスタは、第１の活性領域１０３ａの上に形成された第１のゲート絶縁膜１０６ａと、第１のゲート絶縁膜１０６ａの上に形成された第１のゲート電極１１５ａとを有している。第１のゲート電極１１５ａは、第１のゲート絶縁膜１０６ａの上に形成された第１の金属電極１０７ａと、該第１の金属電極１０７ａの上に形成された第１の界面層１１０ａと、該第１の界面層１１０ａの上に形成された第１のシリコン電極１１１ａとを有している。 （もっと読む）

【課題】動作マージンの向上に対して有利な半導体装置およびその製造方法を提供する。
【解決手段】実施形態によれば、半導体装置は、半導体基板上に、互いのゲート電極が接続されて配置される第１トランジスタ（Ｐ２）と、前記第１トランジスタと異なる導電型を有する第２トランジスタ（Ｎ４）とを具備し、前記第１トランジスタのゲート電極は、第１不純物と前記第１不純物の拡散を抑制する第２不純物とを含有し、前記第１不純物の濃度ピーク（ＰＥ１）は、前記第２不純物の濃度ピーク（ＰＥ２）よりも浅い位置に形成されている。 （もっと読む）

【課題】サイドウォール間に層間絶縁膜を埋め込むときに埋め込み不良の発生を防止できる半導体装置の製造方法を提供する。
【解決手段】シリコン基板２の表面上に、ゲート酸化膜６、ポリシリコン層（第１ゲート層）９、タングステンシリサイド層（第２ゲート層）１０および絶縁層８が形成される。絶縁層８が所定のゲートパターンにエッチングされる。タングステンシリサイド層１０が前記所定のゲートパターンにエッチングされる。タングステンシリサイド層１０の側壁が後退される。この後、ポリシリコン層９が前記所定のゲートパターンにエッチングされる。ゲート酸化膜６が前記所定のゲートパターンにエッチングされる。 （もっと読む）

【課題】１つのチップ内に、高駆動性が求められるｐＭＩＳＦＥＴ及び高信頼性が求められるｐＭＩＳＦＥＴの両方を形成してＣＭＯＳトランジスタの品質向上をはかる。
【解決手段】Ｓｉチャネルを有する第１のｐＭＩＳＦＥＴ領域１２１、Ｓｉチャネルを有する第２のｐＭＩＳＦＥＴ領域１２２、及びＳｉチャネルを有するｎＭＩＳＦＥＴ領域１２３を備えた半導体装置であって、第１のｐＭＩＳＦＥＴ領域１２１に、Ｓｉチャネルを挟んで該Ｓｉチャネルに第１の圧縮歪みを与える第１のＳｉＧｅ層３２１が埋め込み形成され、第２のｐＭＩＳＦＥＴ領域１２２に、Ｓｉチャネルを挟んで該Ｓｉチャネルに第１の圧縮歪みとは大きさの異なる第２の圧縮歪みを与える第２のＳｉＧｅ層３２２が埋め込み形成されている。 （もっと読む）