半導体装置およびその製造方法
【課題】動作マージンの向上に対して有利な半導体装置およびその製造方法を提供する。
【解決手段】実施形態によれば、半導体装置は、半導体基板上に、互いのゲート電極が接続されて配置される第1トランジスタ(P2)と、前記第1トランジスタと異なる導電型を有する第2トランジスタ(N4)とを具備し、前記第1トランジスタのゲート電極は、第1不純物と前記第1不純物の拡散を抑制する第2不純物とを含有し、前記第1不純物の濃度ピーク(PE1)は、前記第2不純物の濃度ピーク(PE2)よりも浅い位置に形成されている。
【解決手段】実施形態によれば、半導体装置は、半導体基板上に、互いのゲート電極が接続されて配置される第1トランジスタ(P2)と、前記第1トランジスタと異なる導電型を有する第2トランジスタ(N4)とを具備し、前記第1トランジスタのゲート電極は、第1不純物と前記第1不純物の拡散を抑制する第2不純物とを含有し、前記第1不純物の濃度ピーク(PE1)は、前記第2不純物の濃度ピーク(PE2)よりも浅い位置に形成されている。
【発明の詳細な説明】
【技術分野】
【0001】
半導体装置およびその製造方法に関する。
【背景技術】
【0002】
N型MOSFETのゲート電極とP型MOSFETのゲート電極とが互いに接続される構成の半導体装置として、例えば、SRAM(Static Random Access Memory)等がある。
【0003】
かかる半導体装置を製造する際には、例えば、N型MOSFETのゲート電極に不純物を導入する工程(Gate Pre Doping)で、リン(Phosphorus)等の不純物を注入する場合がある。しかしながら、N型MOSFETのゲート電極とP型MOSFETのゲート電極とが接続される構成の場合、注入した不純物がゲート電極中を移動して、不純物がP型MOSFET領域へ拡散してしまう。
【0004】
このように、P型MOSFETのゲート電極にN型MOSFET側からの不純物が拡散する影響を受ける結果、P型MOSFETの特性がばらつき、半導体装置の動作マージンが劣化する点で、不利であるという傾向がある。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2010−10169号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
動作マージンの向上に対して有利な半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【0007】
実施形態による半導体装置は、半導体基板上に、互いのゲート電極が接続されて配置される第1トランジスタと、第1トランジスタと異なる導電型を有する第2トランジスタとを具備する。第1トランジスタのゲート電極は、第1不純物と前記第1不純物の拡散を抑制する第2不純物とを含有する。第1不純物の濃度ピークは、第2不純物の濃度ピークよりも浅い位置に形成される。
【0008】
また、実施形態による半導体装置の製造方法は、半導体基板上に、第1,第2導電型の領域に渡って互いに接続されるゲート電極を形成する。第1導電型の領域におけるゲート電極中に、第1不純物を注入し、ゲート電極をアモルファス化する。ゲート電極をアモルファス化させた状態で、第1導電型の領域におけるゲート電極中に、第2不純物を注入する。
【0009】
また実施形態による半導体装置の製造方法は、半導体基板上に、第1,第2導電型の領域に渡って互いに接続されるゲート電極を形成する。第2導電型のゲート電極上にフォトレジストを形成する。第1導電型のゲート電極に対し、第2導電型の領域方向からゲート電極の水平方向に対する注入角度が鋭角になるように第1不純物を注入する。フォトレジストを除去する。
【図面の簡単な説明】
【0010】
【図1】第1の実施形態に係る半導体装置の平面構成例を示す平面図。
【図2】第1の実施形態に係る半導体装置のメモリセル(SRAMセル)を示す等価回路図。
【図3】図1中のIII−III線に沿った断面構成例を示す断面図。
【図4】図1中のIV−IV線に沿った断面構成例を示す断面図。
【図5】図1中のV−V線に沿った断面構成例を示す断面図。
【図6】図3,図5中のVI−VI´線に沿った不純物濃度プロファイルを示す図。
【図7】第1の実施形態に係る半導体装置の一製造工程を示す断面図。
【図8】第1の実施形態に係る半導体装置の一製造工程を示す断面図。
【図9】第1の実施形態に係る半導体装置の一製造工程を示す断面図。
【図10】第2の実施形態に係る半導体装置の一製造工程を示す断面図。
【図11】比較例に係るゲート電極深さ方向における不純物濃度プロファイルを示す図。
【図12】比較例に係る半導体装置の一製造工程を示す断面図。
【図13】第1,第2の実施形態および比較例における不純物注入条件を示す図。
【発明を実施するための形態】
【0011】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【0012】
[第1の実施形態]
図1乃至図9を用い、第1の実施形態に係る半導体装置およびその製造方法を説明する。本例では、N型MOSFETのゲート電極とP型MOSFETのゲート電極とが接続される構成の半導体装置として、例えば、SRAM(Static Random Access Memory)を一例に挙げて説明する。
【0013】
<1.構成例>
1−1.平面構成例
まず、図1を用い、第1の実施形態に係る半導体装置の平面構成例を説明する。
図示するように、半導体基板(Si−sub)のP−areaにP型トランジスタ(P1,P2)が配置され、N−areaにN型トランジスタ(N1〜N4)が配置される。本例では、これらの6個のトランジスタにより、1ビットデータを記憶するメモリセル(SRAMセル)を構成する。
【0014】
図示するように、本例では、N型トランジスタ(N1〜N4)のゲート電極とP型トランジスタ(P1,P2)のゲート電極とは互いに接続される。
【0015】
1−2.SRAM Cellの回路構成例
次に、図2を用いて、SRAMセル(SRAM Cell)の構成例について説明する。
図示するように、SRAMセルは、MOSトランジスタP1〜N4により構成されている。SRAMセルは、転送トランジスタ(Transfer Tr)N1,N2、およびデータ記憶を行うようにフリップフロップ接続されたインバータ回路10−1,10−2により構成される。
【0016】
転送トランジスタN1の電流経路の一端はビット線BLに接続され、他端はインバータ回路10−1のノードNDに接続され、ゲートはワード線WLに接続される。転送トランジスタN2の電流経路の一端はビット線/BLに接続され、他端はインバータ回路10−2のノード/NDに接続され、ゲートはワード線WLに接続される。
【0017】
インバータ回路10−1は、負荷トランジスタ(Load Tr)P1,駆動トランジスタ(Driver Tr)N3を備える。駆動トランジスタN3の電流経路の一端は接地電源VSSに接続され、他端はノードNDにおいて負荷トランジスタP1の電流経路の一端に接続され、ゲートは負荷トランジスタP1のゲート、およびインバータ回路10−2のノード/NDに接続される。負荷トランジスタP1の電流経路の他端は内部電源VDDに接続される。
【0018】
インバータ回路10−2は、負荷トランジスタP2、駆動トランジスタN4を備える。駆動トランジスタN4の電流経路の一端は接地電源VSSに接続され、他端はノード/NDにおいて負荷トランジスタP2の電流経路の一端に接続され、ゲートは負荷トランジスタP2のゲート、およびインバータ回路10−1のノードNDに接続されている。負荷トランジスタP2の電流経路の他端は内部電源VDDに接続される。
【0019】
1−3.断面構成例
次に、図3乃至図6を用い、第1の実施形態に係る半導体装置の断面構成例を説明する。この説明では、順次、図1中のIII−III線,IV−IV線,およびV−V線に沿った断面構成を一例挙げる。
N型トランジスタN4について
図3は、N型トランジスタN4の断面構成例を示すものである。
図示するように、N型トランジスタN4は、シリコン基板(Si−sub)11のN−areaのアクティブエリアAAに配置される。
N型トランジスタN4は、ゲート絶縁膜12,ゲート電極21,スペーサ17,ソース/ドレイン拡散層15,およびシリサイド層15S,21Sを備える。
【0020】
ゲート絶縁膜12は、シリコン基板11上に設けられる。
ゲート電極21は、ゲート絶縁膜12上に設けられ、リン層21−1およびカーボン層21−2を備える。ゲート電極21にける図中VI−VI´線に沿った不純物濃度のプロファイルについては、後述する。
リン(Phosphorus)層21−1は、後述する製造方法の際に、ゲート電極21の空乏化率を抑制するために、ゲート電極21中に注入される。
カーボン(Carbon)層21−2は、後述する製造方法の際に、上記リン層21−1の注入工程の前に、ゲート電極21に注入されてゲート電極21をアモルファス化させ、上記リン層21−1のP−areaへの拡散を抑制する層として働く。
スペーサ17は、ゲート電極21の側壁に沿って設けられる。
ソース/ドレイン拡散層15は、ゲート電極12を挟むようにシリコン基板11上に隔離して設けられ、動作時には電流経路として働く。
シリサイド層15S,21Sは、後述するサリサイドプロセスにより形成され、ソース/ドレイン拡散層15上およびゲート電極上にそれぞれ設けられる。
N型トランジスタN4上を覆うように、層間絶縁膜19が設けられる。
【0021】
P型トランジスタP2について
図4は、P型トランジスタP2の断面構成例を示すものである。
図示するように、P型トランジスタP2は、シリコン基板(Si−sub)11のP−areaのアクティブエリアAAに配置される。
図示するように、P型トランジスタP2のゲート電極21は、上記リン層21−1およびカーボン層21−2を備えていない点で、N型トランジスタN4と相違する。また、本例では、P型トランジスタP2のソース/ドレイン拡散層15上にコンタクト配線CP1が設けられる。
【0022】
N型,P型トランジスタのゲート電極が互いに接続される断面構成
図5は、上記N型トランジスタN4のゲート電極21とP型トランジスタP2のゲート電極21とが互いに接続される図1中のV−V線に沿った断面構成例を示すものである。なお、図5はゲート絶縁膜を省略し簡略化している。以下、図7乃至10、図12も同様である。
【0023】
図示するように、ゲート電極(GC(Poly-Si))21は、素子分離絶縁膜STI上およびアクティブエリアAA上に配置される。上記のように、ゲート電極21は、リン層21−1およびカーボン層21−2を備える。アクティブエリアAAにおけるゲート電極21上に、コンタクト配線CP2が設けられる。
【0024】
ゲート電極深さ方向における不純物濃度プロファイル
図6は、図3中VI−VI´線におけるゲート電極21の深さ方向における不純物濃度プロファイルを示すものである。
図示するように、まず、ゲート電極21中の浅い位置に、リン(Phosphorus)層21−1を構成する不純物濃度の濃いPhosphorus領域が配置される。次に、ゲート電極21中の深い位置に、カーボン(Carbon)層21−2を構成する不純物濃度の濃いCarbon領域が配置される。尚、本例では、Phosphorusの濃度ピークPE1は、Carbonの濃度ピークPE2以上である(PE1≧PE2)。ここで、図6に示すようにリン層21−1及びカーボン層21−2はそれぞれリン及びカーボンのみ含有されているのではなく、リン層21−1にはカーボンも含有され、カーボン層21−2にはリンが含有されている。
【0025】
<2.製造方法>
次に、図7乃至図9を用い、第1の実施形態に係る半導体装置の製造方法を説明する。ここでは、図5に示した構成を一例に挙げる。
まず、図7に示すように、シリコン基板11中に形成したトレンチ中にシリコン絶縁膜等を埋め込み、素子分離絶縁膜STIを形成する。
【0026】
続いて、N型トランジスタの閾値を制御するためのチャネル不純物注入を行うために、フォトレジスト(図示せず)を塗布し、このフォトレジストにN−areaが露出する開口を形成する。続いて、N−areaに閾値を制御するためのボロン(Boron)を注入する。続いて、フォトレジストを、例えば、ウェットエッチング(Wet Etching)等により除去する。
【0027】
続いて、P型トランジスタの閾値を制御するためのチャネル不純物注入を行うために、フォトレジスト(図示せず)を塗布し、このフォトレジストにP−areaが露出する開口を形成する。続いて、P−areaに閾値を制御するヒ素(Arsenic)を注入する。続いて、フォトレジストをウェットエッチング(Wet Etching)等により除去する。
【0028】
続いて、シリコン基板11上に、熱酸化法等により、ゲート絶縁膜(図示せず)を形成する。続いて、ゲート絶縁膜上に、ポリシリコン(Poly-Si)を形成し、P−areaおよびN−areaに渡って互いに接続されるゲート電極21を形成する。
【0029】
続いて、図8に示すように、ゲート電極21上にフォトレジスト31を塗布し、ゲート電極21の空乏化率を抑制するためのGate Pre Doping工程を行うために、このフォトレジストにN−areaが露出する開口を形成する。
【0030】
続いて、N−areaに、例えば、N型トランジスタのゲート電極21をアモルファス化させるための不純物として、ゲート電極21中に、例えば、1.0KeVにより濃度3.0E+10cm−2程度で、カーボン(Carbon)を注入する。そのことで、ゲート電極21をアモルファス化させ、ドーパント注入時のチャネリング抑制が可能となる。
【0031】
続いて、図9に示すように、ゲート電極21をアモルファス化させた状態で、ゲート電極21中に、リン(Phosphorus)を注入する。そのため、その後に熱工程を行った場合であっても、カーボン層21−2により、注入したリン(Phosphorus)が、P−areaへ拡散することを抑制することができる。ここで、リン(Phosphorus)が拡散しないようにリンの濃度を薄くすれば良いとも思われるが、そうするとN型トランジスタの空乏化率を抑制することができず、駆動力が劣化する。本例では、そのような濃度を変化する必要もなく、注入したリン(Phosphorus)が、P−areaへ拡散することを抑制することができる。
【0032】
続いて、ウェットエッチング(Wet Etching)により、フォトレジスト31を除去する。
【0033】
続いて、ゲート電極になる領域をフォトレジストで覆い(図示せず)、RIE(Reactive Ion Etching)により、アクティブエリア上のゲート電極21を所望の形状に形成する。続いて、後酸化工程により、ゲート電極21の加工のダメージ回復をする。以降、図面には表さないが、後述の製造工程によりMOSFETを形成する。
【0034】
続いて、NMOFETのShallow Junction形成工程として、N−area領域のフォトレジストを開口し、Shallow JunctionのHalo、Extensionの不純物を注入する。続いて、フォトレジストをウェットエッチング(Wet Etching)により除去する。
【0035】
続いて、PMOFETのShallow Junction形成工程として、P−area領域のフォトレジストを開口し、Shallow JunctionのHalo、Extensionの不純物を注入する。続いて、フォトレジストをウェットエッチング(Wet Etching)により除去する。
【0036】
続いて、ゲート電極21の側壁にスペーサを形成する。続いて、NMOFET,PMOFETのDeep Junctionを形成する。
【0037】
続いて、サリサイドプロセスにより、ソース/ドレイン拡散層上およびゲート電極上に、シリサイド層を形成する。続いて、バリア膜(Barrier SiN)を形成する。
【0038】
続いて、PMD(Pre-Medium-Dielectric)膜として、NSGを形成し、CMP(Chemical Mechanical Polishing)を用い、NSGを平坦化する。
【0039】
続いて、タングステンを埋め込み、コンタクトプラグ(Contact Plug)を形成し、多層配線を形成し、上記半導体装置を形成する。
【0040】
尚、本例では、ポリシリコンからなるゲート電極21をアモルファス化させるために、ゲート電極21中に注入する不純物として、カーボンを一例に挙げた。しかしながら、ポリシリコンをアモルファス化可能な物質であれば、カーボンに限らない。例えば、キセノン(Xenon),ゲルマニウム(Germanium)等であっても同様に適用でき、同様の効果を得ることが可能である。
【0041】
<3.作用効果>
第1の実施形態に係る半導体装置およびその製造方法によれば、少なくとも下記(1)乃至(2)の効果が得られる。
【0042】
(1)動作マージンの向上に対して有利である。
上記のように、第1の実施形態に係る半導体装置は、ゲート電極21中に、リン層21−1の注入工程の前にゲート電極21に注入され、ゲート電極21をアモルファス化させ、リン層がゲート電極21中を拡散してP−areaへ拡散することを抑制する層として働くカーボン層21−2を具備する。換言すれば、第1の実施形態に係る半導体装置は、半導体基板上に、互いのゲート電極が接続されて配置される第1トランジスタP2と、第1トランジスタと異なる導電型を有する第2トランジスタN4とを具備し、前記第1トランジスタのゲート電極は、第1不純物(リン)と第1不純物の拡散を抑制する第2不純物(カーボン)とを含有し、第1不純物の濃度ピークPE1は、第2不純物の濃度ピークPE2よりも浅い位置に形成されている。
【0043】
例えば、本例に係るゲート電極12の深さ方向における不純物濃度プロファイルは、図6のように示される。図示するように、まず、ゲート電極12中の浅い位置に、リン(Phosphorus)層21−1を構成する不純物濃度の濃いPhosphorus領域が配置される。次に、ゲート電極12中の深い位置に、カーボン(Carbon)層21−2を構成する不純物濃度の濃いCarbon領域が配置される。
【0044】
そのため、ゲート電極21をアモルファス化させた状態で、ゲート電極21中に、リン(Phosphorus)を注入することとなり、リンがP−areaへ拡散することを抑制することができる。更にその後に熱工程を行った場合であっても、カーボン層21−2により、注入したリン(Phosphorus)が、P−areaへ拡散することを抑制することができる。そのため、本例のように、N型,P型トランジスタのゲート電極が互いに接続される構成の場合であっても、リン(Phosphorus)がP−area領域へ拡散することを抑制できる。
【0045】
その結果、P型トランジスタ(P1,P2)の特性のばらつきを抑制でき、動作マージンの向上に対して有利である。
【0046】
(2)製造コストの低減に対して有利である。
ここで、リン(Phosphorus)が拡散しないようにリンの濃度を薄くすれば良いとも思われるが、そうするとN型トランジスタの空乏化率を抑制することができず、駆動力が劣化する。
【0047】
本例では、上記のように、リンの不純物濃度等の製造条件を変化する必要もない点で、製造コストの低減に対して有利である。
【0048】
[第2の実施形態(斜め注入の一例)]
次に、図10を用い、第2の実施形態に係る半導体装置およびその製造方法について説明する。この実施形態は、Tilt角について斜め注入とする一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
【0049】
<構成例>
構成については、本例では、N型トランジスタのゲート電極21が、上記カーボン(Carbon)層21−2を備えておらず、N型トランジスタのゲート電極21中のリンの濃度がN−areaとP−areaとの境界付近で低濃度になることが、上記第1の実施形態と相違する。その他の構成については、実質的に第1の実施形態と同様である。
【0050】
<製造方法>
次に、図10を用い、第2の実施形態に係る半導体装置の製造方法について説明する。
図10に示すように、第1の実施形態と同様に、ゲート電極21上にフォトレジスト31を塗布し、ゲート電極21の空乏化率を抑制するためのGate Pre Doping工程を行うために、このフォトレジストにN−areaが露出する開口を形成する。
【0051】
続いて、N−areaに、例えば、ゲート電極21中に、例えば、2.5KeVにより濃度6.2E+10cm−2程度で、リン(Phosphorus)を、Tilt角θ2斜め30°程度に設定して注入し、リン層21−1を形成する。
【0052】
このように、リン(Phosphorus)を、Tilt角θ2斜め30°程度に設定して注入することで、P−areaとN−areaとの境界近傍のリン(Phosphorus)濃度を低減することができ、同様に、注入したリンが、P−areaへ拡散することを抑制することができる。
【0053】
本実施形態では、Tilt角θ2の一例として30°として説明を行ったが、Tilt角θ2はこれに限らない。N型トランジスタのゲート電極21に対し充分な濃度のリン等の不純物を注入しつつ、隣接するP型トランジスタのゲート電極21へのリン等の不純物が拡散することを抑制可能なTilt角θ2であればよい。すなわち、不純物はP型トランジスタ側から注入され、Tilt角θ2はゲート電極の水平方向に対し鋭角となる。
【0054】
<作用効果>
上記のように、第2の実施形態に係る半導体装置およびその製造方法によれば、少なくとも上記(1)乃至(2)と同様の効果が得られる。
【0055】
さらに、本例によれば、図10に示したように、ゲート電極21中に、2.5KeVにより濃度6.2E+10cm−2程度で、リン(Phosphorus)を、Tilt角θ2斜め30°程度に設定して注入し、リン層21−1を形成する。
【0056】
このように、リンを、Tilt角θ2斜め30°程度に設定して注入することで、P−areaとN−areaとの境界近傍のリン濃度を低減することができ、同様に、注入したリンが、P−areaへ拡散することを抑制することができる。そのため、製造コストの低減に対してより有利であると言える。
【0057】
尚、本例は、必要に応じて、上記第1の実施形態と組み合わせて適用しても良いことは勿論である。
【0058】
[比較例]
次に、図11および図12を用い、上記第1,第2の実施形態に係る半導体装置およびその製造方法と比較するために、比較例について説明する。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
【0059】
<構成例>
比較例に係る半導体装置は、ゲート電極中に、ゲート電極をアモルファス化させるカーボン(Carbon)層が配置されていない点で、上記第1の実施形態と相違する。
【0060】
そのため、ゲート電極深さ方向における不純物濃度プロファイルは、図11のように示される。図示するように、比較例では、ゲート電極12中の比較的浅い位置に、リン(Phosphorus)層を構成するPhosphorus領域のみが配置される。
【0061】
<製造方法>
次に、図12を用い、比較例に係る半導体装置の製造方法について説明する。
【0062】
まず、図12に示すように、素子領域AA上および素子分離絶縁膜STI上に、順次、ゲート絶縁膜、およびゲート電極121(CG:Poly-Si)を形成する。
【0063】
続いて、ゲート電極121上に、フォトレジスト131を塗布し、このフォトレジスト131に、N-areaが露出する開口を形成する。
【0064】
続いて、フォトレジスト131をマスクとして用い、Gate Pre Doping工程として、N型MOSFETのゲート電極121の空乏化率を抑制するために、N型MOSFETのゲート電極121にリン(Phosphorus)122を注入する。
【0065】
しかしながら、図示するように、リン(Phosphorus)122をゲート電極121に注入する際、N型MOSFETとP型MOSFETのゲート電極121が接続されているため、注入したリンがゲート電極121中を移動して、P型MOSFET領域(P−area)へ拡散してしまう。
【0066】
このように、P型MOSFETのゲート電極121に、不純物のリン(Phosphorus)122が拡散する結果、P型MOSFETの特性がばらつき、SRAMの動作マージンが劣化する点で、不利である。
【0067】
[不純物の注入条件]
次に、図13を用い、上記第1,第2の実施形態および比較例に係る不純物の注入条件の一例について説明する。
【0068】
図示するように、リン(Phosphorus)を注入する際の加速度エネルギーは、第1,第2の実施形態および比較例のいずれも、2.5KeV程度で共通する。
【0069】
リン(Phosphorus)の濃度は、第1,第2の実施形態は6.2E+15cm−2程度であり、比較例は3.0E+15cm−2程度である。すなわち、比較例ではP型MOSFETへリンが拡散しないようにするため、濃度を低くする必要があるが、第1、第2の実施形態では充分な濃度のリンを注入可能である。
【0070】
リン(Phosphorus)の注入角度(Tilt角)は、第1の実施形態および比較例は角度なしであり、第2の実施形態は30°程度である。
【0071】
ゲート電極をアモルファス化させるため(リン拡散抑制のため)に注入する不純物は、第1の実施形態について、カーボン(Carbon),キセノン(Xe),ゲルマニウム(Ge)等がある。この際、カーボン(Carbon)を注入する際の加速度エネルギーは1.0KeV程度であり、不純物濃度は3.0E+15cm−2程度である。
【0072】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0073】
N4,P2…第1,第2トランジスタ、21…ゲート電極、21−1…リン層(第1不純物拡散層)、21−2…カーボン層(第2不純物拡散層)。
【技術分野】
【0001】
半導体装置およびその製造方法に関する。
【背景技術】
【0002】
N型MOSFETのゲート電極とP型MOSFETのゲート電極とが互いに接続される構成の半導体装置として、例えば、SRAM(Static Random Access Memory)等がある。
【0003】
かかる半導体装置を製造する際には、例えば、N型MOSFETのゲート電極に不純物を導入する工程(Gate Pre Doping)で、リン(Phosphorus)等の不純物を注入する場合がある。しかしながら、N型MOSFETのゲート電極とP型MOSFETのゲート電極とが接続される構成の場合、注入した不純物がゲート電極中を移動して、不純物がP型MOSFET領域へ拡散してしまう。
【0004】
このように、P型MOSFETのゲート電極にN型MOSFET側からの不純物が拡散する影響を受ける結果、P型MOSFETの特性がばらつき、半導体装置の動作マージンが劣化する点で、不利であるという傾向がある。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2010−10169号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
動作マージンの向上に対して有利な半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【0007】
実施形態による半導体装置は、半導体基板上に、互いのゲート電極が接続されて配置される第1トランジスタと、第1トランジスタと異なる導電型を有する第2トランジスタとを具備する。第1トランジスタのゲート電極は、第1不純物と前記第1不純物の拡散を抑制する第2不純物とを含有する。第1不純物の濃度ピークは、第2不純物の濃度ピークよりも浅い位置に形成される。
【0008】
また、実施形態による半導体装置の製造方法は、半導体基板上に、第1,第2導電型の領域に渡って互いに接続されるゲート電極を形成する。第1導電型の領域におけるゲート電極中に、第1不純物を注入し、ゲート電極をアモルファス化する。ゲート電極をアモルファス化させた状態で、第1導電型の領域におけるゲート電極中に、第2不純物を注入する。
【0009】
また実施形態による半導体装置の製造方法は、半導体基板上に、第1,第2導電型の領域に渡って互いに接続されるゲート電極を形成する。第2導電型のゲート電極上にフォトレジストを形成する。第1導電型のゲート電極に対し、第2導電型の領域方向からゲート電極の水平方向に対する注入角度が鋭角になるように第1不純物を注入する。フォトレジストを除去する。
【図面の簡単な説明】
【0010】
【図1】第1の実施形態に係る半導体装置の平面構成例を示す平面図。
【図2】第1の実施形態に係る半導体装置のメモリセル(SRAMセル)を示す等価回路図。
【図3】図1中のIII−III線に沿った断面構成例を示す断面図。
【図4】図1中のIV−IV線に沿った断面構成例を示す断面図。
【図5】図1中のV−V線に沿った断面構成例を示す断面図。
【図6】図3,図5中のVI−VI´線に沿った不純物濃度プロファイルを示す図。
【図7】第1の実施形態に係る半導体装置の一製造工程を示す断面図。
【図8】第1の実施形態に係る半導体装置の一製造工程を示す断面図。
【図9】第1の実施形態に係る半導体装置の一製造工程を示す断面図。
【図10】第2の実施形態に係る半導体装置の一製造工程を示す断面図。
【図11】比較例に係るゲート電極深さ方向における不純物濃度プロファイルを示す図。
【図12】比較例に係る半導体装置の一製造工程を示す断面図。
【図13】第1,第2の実施形態および比較例における不純物注入条件を示す図。
【発明を実施するための形態】
【0011】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【0012】
[第1の実施形態]
図1乃至図9を用い、第1の実施形態に係る半導体装置およびその製造方法を説明する。本例では、N型MOSFETのゲート電極とP型MOSFETのゲート電極とが接続される構成の半導体装置として、例えば、SRAM(Static Random Access Memory)を一例に挙げて説明する。
【0013】
<1.構成例>
1−1.平面構成例
まず、図1を用い、第1の実施形態に係る半導体装置の平面構成例を説明する。
図示するように、半導体基板(Si−sub)のP−areaにP型トランジスタ(P1,P2)が配置され、N−areaにN型トランジスタ(N1〜N4)が配置される。本例では、これらの6個のトランジスタにより、1ビットデータを記憶するメモリセル(SRAMセル)を構成する。
【0014】
図示するように、本例では、N型トランジスタ(N1〜N4)のゲート電極とP型トランジスタ(P1,P2)のゲート電極とは互いに接続される。
【0015】
1−2.SRAM Cellの回路構成例
次に、図2を用いて、SRAMセル(SRAM Cell)の構成例について説明する。
図示するように、SRAMセルは、MOSトランジスタP1〜N4により構成されている。SRAMセルは、転送トランジスタ(Transfer Tr)N1,N2、およびデータ記憶を行うようにフリップフロップ接続されたインバータ回路10−1,10−2により構成される。
【0016】
転送トランジスタN1の電流経路の一端はビット線BLに接続され、他端はインバータ回路10−1のノードNDに接続され、ゲートはワード線WLに接続される。転送トランジスタN2の電流経路の一端はビット線/BLに接続され、他端はインバータ回路10−2のノード/NDに接続され、ゲートはワード線WLに接続される。
【0017】
インバータ回路10−1は、負荷トランジスタ(Load Tr)P1,駆動トランジスタ(Driver Tr)N3を備える。駆動トランジスタN3の電流経路の一端は接地電源VSSに接続され、他端はノードNDにおいて負荷トランジスタP1の電流経路の一端に接続され、ゲートは負荷トランジスタP1のゲート、およびインバータ回路10−2のノード/NDに接続される。負荷トランジスタP1の電流経路の他端は内部電源VDDに接続される。
【0018】
インバータ回路10−2は、負荷トランジスタP2、駆動トランジスタN4を備える。駆動トランジスタN4の電流経路の一端は接地電源VSSに接続され、他端はノード/NDにおいて負荷トランジスタP2の電流経路の一端に接続され、ゲートは負荷トランジスタP2のゲート、およびインバータ回路10−1のノードNDに接続されている。負荷トランジスタP2の電流経路の他端は内部電源VDDに接続される。
【0019】
1−3.断面構成例
次に、図3乃至図6を用い、第1の実施形態に係る半導体装置の断面構成例を説明する。この説明では、順次、図1中のIII−III線,IV−IV線,およびV−V線に沿った断面構成を一例挙げる。
N型トランジスタN4について
図3は、N型トランジスタN4の断面構成例を示すものである。
図示するように、N型トランジスタN4は、シリコン基板(Si−sub)11のN−areaのアクティブエリアAAに配置される。
N型トランジスタN4は、ゲート絶縁膜12,ゲート電極21,スペーサ17,ソース/ドレイン拡散層15,およびシリサイド層15S,21Sを備える。
【0020】
ゲート絶縁膜12は、シリコン基板11上に設けられる。
ゲート電極21は、ゲート絶縁膜12上に設けられ、リン層21−1およびカーボン層21−2を備える。ゲート電極21にける図中VI−VI´線に沿った不純物濃度のプロファイルについては、後述する。
リン(Phosphorus)層21−1は、後述する製造方法の際に、ゲート電極21の空乏化率を抑制するために、ゲート電極21中に注入される。
カーボン(Carbon)層21−2は、後述する製造方法の際に、上記リン層21−1の注入工程の前に、ゲート電極21に注入されてゲート電極21をアモルファス化させ、上記リン層21−1のP−areaへの拡散を抑制する層として働く。
スペーサ17は、ゲート電極21の側壁に沿って設けられる。
ソース/ドレイン拡散層15は、ゲート電極12を挟むようにシリコン基板11上に隔離して設けられ、動作時には電流経路として働く。
シリサイド層15S,21Sは、後述するサリサイドプロセスにより形成され、ソース/ドレイン拡散層15上およびゲート電極上にそれぞれ設けられる。
N型トランジスタN4上を覆うように、層間絶縁膜19が設けられる。
【0021】
P型トランジスタP2について
図4は、P型トランジスタP2の断面構成例を示すものである。
図示するように、P型トランジスタP2は、シリコン基板(Si−sub)11のP−areaのアクティブエリアAAに配置される。
図示するように、P型トランジスタP2のゲート電極21は、上記リン層21−1およびカーボン層21−2を備えていない点で、N型トランジスタN4と相違する。また、本例では、P型トランジスタP2のソース/ドレイン拡散層15上にコンタクト配線CP1が設けられる。
【0022】
N型,P型トランジスタのゲート電極が互いに接続される断面構成
図5は、上記N型トランジスタN4のゲート電極21とP型トランジスタP2のゲート電極21とが互いに接続される図1中のV−V線に沿った断面構成例を示すものである。なお、図5はゲート絶縁膜を省略し簡略化している。以下、図7乃至10、図12も同様である。
【0023】
図示するように、ゲート電極(GC(Poly-Si))21は、素子分離絶縁膜STI上およびアクティブエリアAA上に配置される。上記のように、ゲート電極21は、リン層21−1およびカーボン層21−2を備える。アクティブエリアAAにおけるゲート電極21上に、コンタクト配線CP2が設けられる。
【0024】
ゲート電極深さ方向における不純物濃度プロファイル
図6は、図3中VI−VI´線におけるゲート電極21の深さ方向における不純物濃度プロファイルを示すものである。
図示するように、まず、ゲート電極21中の浅い位置に、リン(Phosphorus)層21−1を構成する不純物濃度の濃いPhosphorus領域が配置される。次に、ゲート電極21中の深い位置に、カーボン(Carbon)層21−2を構成する不純物濃度の濃いCarbon領域が配置される。尚、本例では、Phosphorusの濃度ピークPE1は、Carbonの濃度ピークPE2以上である(PE1≧PE2)。ここで、図6に示すようにリン層21−1及びカーボン層21−2はそれぞれリン及びカーボンのみ含有されているのではなく、リン層21−1にはカーボンも含有され、カーボン層21−2にはリンが含有されている。
【0025】
<2.製造方法>
次に、図7乃至図9を用い、第1の実施形態に係る半導体装置の製造方法を説明する。ここでは、図5に示した構成を一例に挙げる。
まず、図7に示すように、シリコン基板11中に形成したトレンチ中にシリコン絶縁膜等を埋め込み、素子分離絶縁膜STIを形成する。
【0026】
続いて、N型トランジスタの閾値を制御するためのチャネル不純物注入を行うために、フォトレジスト(図示せず)を塗布し、このフォトレジストにN−areaが露出する開口を形成する。続いて、N−areaに閾値を制御するためのボロン(Boron)を注入する。続いて、フォトレジストを、例えば、ウェットエッチング(Wet Etching)等により除去する。
【0027】
続いて、P型トランジスタの閾値を制御するためのチャネル不純物注入を行うために、フォトレジスト(図示せず)を塗布し、このフォトレジストにP−areaが露出する開口を形成する。続いて、P−areaに閾値を制御するヒ素(Arsenic)を注入する。続いて、フォトレジストをウェットエッチング(Wet Etching)等により除去する。
【0028】
続いて、シリコン基板11上に、熱酸化法等により、ゲート絶縁膜(図示せず)を形成する。続いて、ゲート絶縁膜上に、ポリシリコン(Poly-Si)を形成し、P−areaおよびN−areaに渡って互いに接続されるゲート電極21を形成する。
【0029】
続いて、図8に示すように、ゲート電極21上にフォトレジスト31を塗布し、ゲート電極21の空乏化率を抑制するためのGate Pre Doping工程を行うために、このフォトレジストにN−areaが露出する開口を形成する。
【0030】
続いて、N−areaに、例えば、N型トランジスタのゲート電極21をアモルファス化させるための不純物として、ゲート電極21中に、例えば、1.0KeVにより濃度3.0E+10cm−2程度で、カーボン(Carbon)を注入する。そのことで、ゲート電極21をアモルファス化させ、ドーパント注入時のチャネリング抑制が可能となる。
【0031】
続いて、図9に示すように、ゲート電極21をアモルファス化させた状態で、ゲート電極21中に、リン(Phosphorus)を注入する。そのため、その後に熱工程を行った場合であっても、カーボン層21−2により、注入したリン(Phosphorus)が、P−areaへ拡散することを抑制することができる。ここで、リン(Phosphorus)が拡散しないようにリンの濃度を薄くすれば良いとも思われるが、そうするとN型トランジスタの空乏化率を抑制することができず、駆動力が劣化する。本例では、そのような濃度を変化する必要もなく、注入したリン(Phosphorus)が、P−areaへ拡散することを抑制することができる。
【0032】
続いて、ウェットエッチング(Wet Etching)により、フォトレジスト31を除去する。
【0033】
続いて、ゲート電極になる領域をフォトレジストで覆い(図示せず)、RIE(Reactive Ion Etching)により、アクティブエリア上のゲート電極21を所望の形状に形成する。続いて、後酸化工程により、ゲート電極21の加工のダメージ回復をする。以降、図面には表さないが、後述の製造工程によりMOSFETを形成する。
【0034】
続いて、NMOFETのShallow Junction形成工程として、N−area領域のフォトレジストを開口し、Shallow JunctionのHalo、Extensionの不純物を注入する。続いて、フォトレジストをウェットエッチング(Wet Etching)により除去する。
【0035】
続いて、PMOFETのShallow Junction形成工程として、P−area領域のフォトレジストを開口し、Shallow JunctionのHalo、Extensionの不純物を注入する。続いて、フォトレジストをウェットエッチング(Wet Etching)により除去する。
【0036】
続いて、ゲート電極21の側壁にスペーサを形成する。続いて、NMOFET,PMOFETのDeep Junctionを形成する。
【0037】
続いて、サリサイドプロセスにより、ソース/ドレイン拡散層上およびゲート電極上に、シリサイド層を形成する。続いて、バリア膜(Barrier SiN)を形成する。
【0038】
続いて、PMD(Pre-Medium-Dielectric)膜として、NSGを形成し、CMP(Chemical Mechanical Polishing)を用い、NSGを平坦化する。
【0039】
続いて、タングステンを埋め込み、コンタクトプラグ(Contact Plug)を形成し、多層配線を形成し、上記半導体装置を形成する。
【0040】
尚、本例では、ポリシリコンからなるゲート電極21をアモルファス化させるために、ゲート電極21中に注入する不純物として、カーボンを一例に挙げた。しかしながら、ポリシリコンをアモルファス化可能な物質であれば、カーボンに限らない。例えば、キセノン(Xenon),ゲルマニウム(Germanium)等であっても同様に適用でき、同様の効果を得ることが可能である。
【0041】
<3.作用効果>
第1の実施形態に係る半導体装置およびその製造方法によれば、少なくとも下記(1)乃至(2)の効果が得られる。
【0042】
(1)動作マージンの向上に対して有利である。
上記のように、第1の実施形態に係る半導体装置は、ゲート電極21中に、リン層21−1の注入工程の前にゲート電極21に注入され、ゲート電極21をアモルファス化させ、リン層がゲート電極21中を拡散してP−areaへ拡散することを抑制する層として働くカーボン層21−2を具備する。換言すれば、第1の実施形態に係る半導体装置は、半導体基板上に、互いのゲート電極が接続されて配置される第1トランジスタP2と、第1トランジスタと異なる導電型を有する第2トランジスタN4とを具備し、前記第1トランジスタのゲート電極は、第1不純物(リン)と第1不純物の拡散を抑制する第2不純物(カーボン)とを含有し、第1不純物の濃度ピークPE1は、第2不純物の濃度ピークPE2よりも浅い位置に形成されている。
【0043】
例えば、本例に係るゲート電極12の深さ方向における不純物濃度プロファイルは、図6のように示される。図示するように、まず、ゲート電極12中の浅い位置に、リン(Phosphorus)層21−1を構成する不純物濃度の濃いPhosphorus領域が配置される。次に、ゲート電極12中の深い位置に、カーボン(Carbon)層21−2を構成する不純物濃度の濃いCarbon領域が配置される。
【0044】
そのため、ゲート電極21をアモルファス化させた状態で、ゲート電極21中に、リン(Phosphorus)を注入することとなり、リンがP−areaへ拡散することを抑制することができる。更にその後に熱工程を行った場合であっても、カーボン層21−2により、注入したリン(Phosphorus)が、P−areaへ拡散することを抑制することができる。そのため、本例のように、N型,P型トランジスタのゲート電極が互いに接続される構成の場合であっても、リン(Phosphorus)がP−area領域へ拡散することを抑制できる。
【0045】
その結果、P型トランジスタ(P1,P2)の特性のばらつきを抑制でき、動作マージンの向上に対して有利である。
【0046】
(2)製造コストの低減に対して有利である。
ここで、リン(Phosphorus)が拡散しないようにリンの濃度を薄くすれば良いとも思われるが、そうするとN型トランジスタの空乏化率を抑制することができず、駆動力が劣化する。
【0047】
本例では、上記のように、リンの不純物濃度等の製造条件を変化する必要もない点で、製造コストの低減に対して有利である。
【0048】
[第2の実施形態(斜め注入の一例)]
次に、図10を用い、第2の実施形態に係る半導体装置およびその製造方法について説明する。この実施形態は、Tilt角について斜め注入とする一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
【0049】
<構成例>
構成については、本例では、N型トランジスタのゲート電極21が、上記カーボン(Carbon)層21−2を備えておらず、N型トランジスタのゲート電極21中のリンの濃度がN−areaとP−areaとの境界付近で低濃度になることが、上記第1の実施形態と相違する。その他の構成については、実質的に第1の実施形態と同様である。
【0050】
<製造方法>
次に、図10を用い、第2の実施形態に係る半導体装置の製造方法について説明する。
図10に示すように、第1の実施形態と同様に、ゲート電極21上にフォトレジスト31を塗布し、ゲート電極21の空乏化率を抑制するためのGate Pre Doping工程を行うために、このフォトレジストにN−areaが露出する開口を形成する。
【0051】
続いて、N−areaに、例えば、ゲート電極21中に、例えば、2.5KeVにより濃度6.2E+10cm−2程度で、リン(Phosphorus)を、Tilt角θ2斜め30°程度に設定して注入し、リン層21−1を形成する。
【0052】
このように、リン(Phosphorus)を、Tilt角θ2斜め30°程度に設定して注入することで、P−areaとN−areaとの境界近傍のリン(Phosphorus)濃度を低減することができ、同様に、注入したリンが、P−areaへ拡散することを抑制することができる。
【0053】
本実施形態では、Tilt角θ2の一例として30°として説明を行ったが、Tilt角θ2はこれに限らない。N型トランジスタのゲート電極21に対し充分な濃度のリン等の不純物を注入しつつ、隣接するP型トランジスタのゲート電極21へのリン等の不純物が拡散することを抑制可能なTilt角θ2であればよい。すなわち、不純物はP型トランジスタ側から注入され、Tilt角θ2はゲート電極の水平方向に対し鋭角となる。
【0054】
<作用効果>
上記のように、第2の実施形態に係る半導体装置およびその製造方法によれば、少なくとも上記(1)乃至(2)と同様の効果が得られる。
【0055】
さらに、本例によれば、図10に示したように、ゲート電極21中に、2.5KeVにより濃度6.2E+10cm−2程度で、リン(Phosphorus)を、Tilt角θ2斜め30°程度に設定して注入し、リン層21−1を形成する。
【0056】
このように、リンを、Tilt角θ2斜め30°程度に設定して注入することで、P−areaとN−areaとの境界近傍のリン濃度を低減することができ、同様に、注入したリンが、P−areaへ拡散することを抑制することができる。そのため、製造コストの低減に対してより有利であると言える。
【0057】
尚、本例は、必要に応じて、上記第1の実施形態と組み合わせて適用しても良いことは勿論である。
【0058】
[比較例]
次に、図11および図12を用い、上記第1,第2の実施形態に係る半導体装置およびその製造方法と比較するために、比較例について説明する。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
【0059】
<構成例>
比較例に係る半導体装置は、ゲート電極中に、ゲート電極をアモルファス化させるカーボン(Carbon)層が配置されていない点で、上記第1の実施形態と相違する。
【0060】
そのため、ゲート電極深さ方向における不純物濃度プロファイルは、図11のように示される。図示するように、比較例では、ゲート電極12中の比較的浅い位置に、リン(Phosphorus)層を構成するPhosphorus領域のみが配置される。
【0061】
<製造方法>
次に、図12を用い、比較例に係る半導体装置の製造方法について説明する。
【0062】
まず、図12に示すように、素子領域AA上および素子分離絶縁膜STI上に、順次、ゲート絶縁膜、およびゲート電極121(CG:Poly-Si)を形成する。
【0063】
続いて、ゲート電極121上に、フォトレジスト131を塗布し、このフォトレジスト131に、N-areaが露出する開口を形成する。
【0064】
続いて、フォトレジスト131をマスクとして用い、Gate Pre Doping工程として、N型MOSFETのゲート電極121の空乏化率を抑制するために、N型MOSFETのゲート電極121にリン(Phosphorus)122を注入する。
【0065】
しかしながら、図示するように、リン(Phosphorus)122をゲート電極121に注入する際、N型MOSFETとP型MOSFETのゲート電極121が接続されているため、注入したリンがゲート電極121中を移動して、P型MOSFET領域(P−area)へ拡散してしまう。
【0066】
このように、P型MOSFETのゲート電極121に、不純物のリン(Phosphorus)122が拡散する結果、P型MOSFETの特性がばらつき、SRAMの動作マージンが劣化する点で、不利である。
【0067】
[不純物の注入条件]
次に、図13を用い、上記第1,第2の実施形態および比較例に係る不純物の注入条件の一例について説明する。
【0068】
図示するように、リン(Phosphorus)を注入する際の加速度エネルギーは、第1,第2の実施形態および比較例のいずれも、2.5KeV程度で共通する。
【0069】
リン(Phosphorus)の濃度は、第1,第2の実施形態は6.2E+15cm−2程度であり、比較例は3.0E+15cm−2程度である。すなわち、比較例ではP型MOSFETへリンが拡散しないようにするため、濃度を低くする必要があるが、第1、第2の実施形態では充分な濃度のリンを注入可能である。
【0070】
リン(Phosphorus)の注入角度(Tilt角)は、第1の実施形態および比較例は角度なしであり、第2の実施形態は30°程度である。
【0071】
ゲート電極をアモルファス化させるため(リン拡散抑制のため)に注入する不純物は、第1の実施形態について、カーボン(Carbon),キセノン(Xe),ゲルマニウム(Ge)等がある。この際、カーボン(Carbon)を注入する際の加速度エネルギーは1.0KeV程度であり、不純物濃度は3.0E+15cm−2程度である。
【0072】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0073】
N4,P2…第1,第2トランジスタ、21…ゲート電極、21−1…リン層(第1不純物拡散層)、21−2…カーボン層(第2不純物拡散層)。
【特許請求の範囲】
【請求項1】
半導体基板上に、互いのゲート電極が接続されて配置される第1トランジスタと、前記第1トランジスタと異なる導電型を有する第2トランジスタとを具備し、
前記第1トランジスタのゲート電極は、第1不純物と前記第1不純物の拡散を抑制する第2不純物とを含有し、前記第1不純物の濃度ピークは、前記第2不純物の濃度ピークよりも浅い位置に形成されること
を特徴とする半導体装置。
【請求項2】
前記第1不純物は、リンであり、
前記第2不純物は、カーボン,キセノン,またはゲルマニウムであること
を特徴とする請求項1に記載の半導体装置。
【請求項3】
前記ゲート電極はポリシリコンから成ること
を特徴とする請求項1または2に記載の半導体装置。
【請求項4】
半導体基板上に、第1,第2導電型の領域に渡って互いに接続されるゲート電極を形成する工程と、
前記第1導電型の領域における前記ゲート電極中に、第1不純物を注入し、前記ゲート電極をアモルファス化させる工程と、
前記ゲート電極をアモルファス化させた状態で、前記第1導電型の領域における前記ゲート電極中に、第2不純物を注入する工程とを具備すること
を特徴とする半導体装置の製造方法。
【請求項5】
半導体基板上に、第1,第2導電型の領域に渡って互いに接続されるゲート電極を形成する工程と、
前記第2導電型のゲート電極上にフォトレジストを形成する工程と、
前記第1導電型のゲート電極に対し、前記第2導電型の領域方向から前記ゲート電極の水平方向に対する注入角度が鋭角になるように第1不純物を注入する工程と、
前記フォトレジストを除去する工程とを具備すること
を特徴とする半導体装置の製造方法。
【請求項1】
半導体基板上に、互いのゲート電極が接続されて配置される第1トランジスタと、前記第1トランジスタと異なる導電型を有する第2トランジスタとを具備し、
前記第1トランジスタのゲート電極は、第1不純物と前記第1不純物の拡散を抑制する第2不純物とを含有し、前記第1不純物の濃度ピークは、前記第2不純物の濃度ピークよりも浅い位置に形成されること
を特徴とする半導体装置。
【請求項2】
前記第1不純物は、リンであり、
前記第2不純物は、カーボン,キセノン,またはゲルマニウムであること
を特徴とする請求項1に記載の半導体装置。
【請求項3】
前記ゲート電極はポリシリコンから成ること
を特徴とする請求項1または2に記載の半導体装置。
【請求項4】
半導体基板上に、第1,第2導電型の領域に渡って互いに接続されるゲート電極を形成する工程と、
前記第1導電型の領域における前記ゲート電極中に、第1不純物を注入し、前記ゲート電極をアモルファス化させる工程と、
前記ゲート電極をアモルファス化させた状態で、前記第1導電型の領域における前記ゲート電極中に、第2不純物を注入する工程とを具備すること
を特徴とする半導体装置の製造方法。
【請求項5】
半導体基板上に、第1,第2導電型の領域に渡って互いに接続されるゲート電極を形成する工程と、
前記第2導電型のゲート電極上にフォトレジストを形成する工程と、
前記第1導電型のゲート電極に対し、前記第2導電型の領域方向から前記ゲート電極の水平方向に対する注入角度が鋭角になるように第1不純物を注入する工程と、
前記フォトレジストを除去する工程とを具備すること
を特徴とする半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2012−60090(P2012−60090A)
【公開日】平成24年3月22日(2012.3.22)
【国際特許分類】
【出願番号】特願2010−204869(P2010−204869)
【出願日】平成22年9月13日(2010.9.13)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成24年3月22日(2012.3.22)
【国際特許分類】
【出願日】平成22年9月13日(2010.9.13)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
[ Back to top ]