【課題】Ｎ型トランジスタ及びＰ型トランジスタの双方で可及的に製造工程を共通にして、工程数の可及的な削減を図るも、Ｎ型トランジスタ及びＰ型トランジスタの夫々に適合した応力を適宜印加し、トランジスタ性能の大幅な向上を実現する。
【解決手段】Ｎ型トランジスタでは、ゲート電極１４ａ及びサイドウォール絶縁膜１７を覆うようにＮ型領域１０ａの全面に引張応力膜２２を形成し、Ｐ型トランジスタでは、サイドウォール１７絶縁膜上のみに引張応力膜２２を形成し、更にゲート電極１４ｂ及び引張応力膜２２を覆うようにＰ型領域１０ｂの全面に圧縮応力膜２４を形成する。 （もっと読む）

【課題】ＭＯＳトランジスタ、容量素子を有する半導体装置の製造コストを削減できる製造方法を提供する。
【解決手段】ＭＯＳトランジスタのゲート電極が第１のポリシリコン膜から成り、容量が第１のポリシリコン膜と容量膜と第２のポリシリコン膜から成り、ノーマリーオフトランジスタと容量下部電極の低抵抗化を同時に行い、Ｎ型ＭＯＳトランジスタと容量上部電極の低抵抗化を同時に行うことを特徴とする半導体回路装置の製造方法。 （もっと読む）

【課題】微細化されたＭＩＳＦＥＴのゲート電極の加工精度を向上することができる技術を提供する。
【解決手段】シリコン上にニッケルプラチナ合金膜を形成する（Ｓ１０１）。そして、第１加熱処理を実施する（Ｓ１０２）。このとき、第１加熱処理において、加熱温度は２５０℃〜２７０℃であり、加熱時間は３０秒未満である。続いて、未反応のニッケルプラチナ合金膜を除去する（Ｓ１０３）。その後、第２加熱処理を実施する（Ｓ１０４）。このとき、第２加熱処理において、加熱温度は、４５０℃〜６００℃である。 （もっと読む）

【課題】ゲート電極の不純物分布のバラツキを抑え、ＳＴＩエッジ部分への電界集中をより効果的に制御でき、実効チャネル幅が狭くなることを抑制できる半導体装置およびその製造方法を提供する。
【解決手段】Ｐ型のシリコン基板１０の一主面１１に、トレンチ２２と絶縁物２４とを有する素子分離領域２５と、素子分離領域２５に囲まれた素子領域１２であって、シリコン基板１０の側面上部１７が、トレンチ２５に露出した素子領域１２を形成し、ゲート絶縁膜４０をシリコン基板１０の上面１４から側面上部１７に延在して形成し、Ｎ^＋型ポリシリコン３２とＮ^＋型ポリシリコン３２の両側のＰ^＋型ポリシリコン３４と、Ｐ^＋型ポリシリコン３４の下側の側面上部１７に沿って設けられたＮ^＋型ポリシリコン３６とを有するゲート電極３０を形成する。 （もっと読む）

【課題】占有面積が小さく、所望の耐圧と熱破壊の防止を両立した保護トランジスタを提供する。
【解決手段】ゲート長方向の一方の側でゲート直下の領域に隣接しているゲート・ドレイン間領域ＲＥｇｄが、ゲート幅方向に互いに隣接する領域として、第１領域ＲＥｇｄ１と第２領域ＲＥｇｄ２とを有する。第１領域は、ドレイン耐圧が相対的に大きく、第２領域は、ドレイン電極（ドレインコンタクト部に設けられているシリサイド層１０Ｄ）からの距離が平面視で第１領域より遠く、ドレイン耐圧が相対的に小さい。このため、耐圧が低いゲート・ドレイン間領域ＲＥｇｄ２の加熱部分Ａからドレインコンタクト部が遠いが、面積は小さく（または拡大しない）構造となっている。 （もっと読む）

【課題】リソグラフィーパターン転写に存在する変動性によって発生する問題の解決、ＳＴＩを使用せず、構造を厳密化して空間を節約すること、転写されるべきより規則的かつ緻密な構造の提供。
【解決手段】ＳｅＯＩ基板上に形成された半導体デバイスであり、電界効果トランジスタから形成された行の形で配置されパターンのアレイを備え、電界効果トランジスタのチャンネル領域の上方に形成されたフロント・コントロール・ゲート領域を備え、各行に含まれるソース領域およびドレイン領域も同じ寸法を有し、かつ所定の寸法を有するフロント・コントロール・ゲート領域だけ隔てられ、パターンに含まれる少なくとも１つのトランジスタＴ_１〜Ｔ_４がチャンネル領域の下方に存在するベース基板内に形成されたバック・コントロール・ゲート領域を有し、トランジスタのしきい電圧をシフトさせて、バック・コントロール・ゲート領域がバイアスされることを可能とする。 （もっと読む）

【課題】インパクトイオン化ＭＩＳＦＥＴに関して、微細素子において二つの入力によりＡＮＤ型論理素子動作することを可能とし、素子バラツキを低減することを可能とし、消費電力を低減することを可能とする半導体装置を提供する。
【解決手段】第１導電型または真性である半導体領域の表面上に形成された二つの独立した第一および第二のゲート電極への両者への入力により反転層が形成された場合に、インパクトイオン化によるスイッチング動作が可能となることを特徴とする、半導体装置である。 （もっと読む）

【課題】高誘電率ゲート絶縁膜、及び、ゲート電極としてメタル膜を含む半導体装置において、逆短チャネル効果の発生を防止して高性能化を実現する。
【課題手段】半導体装置は、半導体基板１０１の上に形成されたランタンを含有する高誘電率ゲート絶縁膜１０２と、高誘電率ゲート絶縁膜１０２の上に形成されたキャップ膜１０３と、キャップ膜１０３の上に形成されたメタル膜１０４と、メタル膜１０４の上に形成されたポリシリコン膜１０５と、高誘電率ゲート絶縁膜１０２、キャップ膜１０３、メタル膜１０４、及びポリシリコン膜１０５それぞれの両側面に形成されたランタンを含有するゲート側壁絶縁膜１０６とを備えている。 （もっと読む）

【課題】 チャネルカット領域を形成するために、バーズビークの下方または近傍に選択的にイオン注入を行う工程が必要である。製造コスト低減のために、工程数の削減が求められている。
【解決手段】 半導体基板の表面に、活性領域を画定する素子分離絶縁膜が形成されている。活性領域の外周線から、素子分離絶縁膜と半導体基板との界面に沿って隙間が形成されている。半導体基板の上に、活性領域と交差し、両端が素子分離絶縁膜の上まで延在するゲートパターンが形成されている。ゲートパターンは、活性領域上においては、第１の酸化膜と電極とを含み、ゲート電極が素子分離絶縁膜の上まで延在する。隙間内の半導体基板の表面に、第１の酸化膜に連続する第２の酸化膜が形成されている。隙間が、ゲート電極に連続する半導体部材で埋め込まれている。 （もっと読む）

【課題】ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを有する半導体装置において、ショートチャネル効果を抑制するとともに、ゲート−ドレイン間での電流リークを低減し、また、ゲートオーバーラップに起因する寄生容量を低減して、回路動作速度の低下を低減した半導体装置を提供する。
【解決手段】低電圧ＮＭＯＳ領域ＬＮＲにおけるシリコン基板１の表面内に、Ｎ型不純物、例えばヒ素をイオン注入により比較的低濃度に導入して、エクステンション層６１を形成する。そして、シリコン基板１の全面を覆うように、シリコン酸化膜ＯＸ２を形成し、ゲート電極５１〜５４の側面においてはシリコン酸化膜ＯＸ２をオフセットサイドウォールとして使用し、低電圧ＰＭＯＳ領域ＬＰＲにおけるシリコン基板１の表面内に、ボロンをイオン注入により比較的低濃度に導入して、エクステンション層６２となるＰ型不純物層６２１を形成する。 （もっと読む）

【課題】ＳＲＡＭ回路の動作速度を向上させる。
【解決手段】駆動ＭＩＳＦＥＴと転送ＭＩＳＦＥＴとそれらの上部に形成された縦型ＭＩＳＦＥＴとでメモリセルを構成したＳＲＡＭにおいて、周辺回路を構成するＭＩＳＦＥＴ間の電気的接続を、メモリセルの縦型ＭＩＳＦＥＴ（ＳＶ_１、ＳＶ_２）よりも下部に形成されるプラグ２８および中間導電層４６、４７で行うとともに、縦型ＭＩＳＦＥＴ（ＳＶ_１、ＳＶ_２）よりも上部に形成されるプラグ、第１および第２金属配線層を用いて行うことにより、配線の自由度を向上でき、高集積化できる。また、ＭＩＳＦＥＴ間の接続抵抗を低減でき、回路の動作スピードを向上できる。 （もっと読む）

【課題】製造コストが低減し、電界効果トランジスタの短チャネル効果が抑制された半導体装置を提供する。
【解決手段】第１導電型のソース領域と、第１導電型のドレイン領域と、が表面に選択的に形成された第２導電型のウェル領域と、前記ソース領域と前記ドレイン領域との間の電流経路を制御する制御電極と、前記ソース領域に接続された第１の主電極と、前記ドレイン領域に接続された第２の主電極と、を備え、前記ソース領域の最も曲率が高い部分または前記ドレイン領域の最も曲率が高い部分と同じ深さの前記ウェル領域の位置を基準した場合、前記ウェル領域の深さ方向の前記第２導電型の不純物濃度分布のプロファイルは、前記基準からプラスマイナス０．１５ミクロンの範囲に不純物濃度分布のピークを有することを特徴とする半導体装置が提供される。 （もっと読む）

【課題】ｎチャネルＭＯＳトランジスタにおいてｈｉｇｈ−Ｋゲート絶縁膜をｈｉｇｈ−Ｋ誘電体膜と酸化ランタン膜の積層により構成した半導体装置において、酸化ランタン膜のパターニングプロセスを不要とする半導体装置の製造方法を提供する。
【解決手段】界面酸化膜２２上に形成されたｈｉｇｈ−Ｋ誘電体膜２３上に酸化膜２４を形成する工程と、前記ｈｉｇｈ−Ｋ誘電体膜に窒化物層２５を形成する工程と、前記窒化物層および前記酸化膜を第１の素子領域２１Ａから選択的に除去し、第１および第２の素子領域２１Ｂにわたり酸化ランタン膜２６を形成し、前記第１の素子領域においては前記界面酸化膜と前記ｈｉｇｈ−Ｋ誘電体膜と前記酸化ランタン膜を積層した第１の積層構造を、また前記第２の素子領域においては前記界面酸化膜と前記ｈｉｇｈ−Ｋ誘電体膜と前記酸化膜と前記窒化物層と前記酸化ランタン膜を積層した第２の積層構造を形成する工程と、を含む。 （もっと読む）

【課題】発熱に対して効率的に冷却を行うことができる、半導体装置を提供する。
【解決手段】半導体層の表面に形成された活性領域５，６と、Ｎ型の不純物を有する半導体から成るＮ型ゲート７Ｎと、Ｐ型の不純物を有する半導体から成るＰ型ゲート７Ｐと、Ｎ型ゲート７Ｎ及びＰ型ゲート７Ｐ及び活性領域５，６に接続された第１の金属配線１３と、Ｐ型ゲート７Ｐ及びＮ型ゲート７Ｎに接続された第２の金属配線と１５、第２の金属配線１５に接続され、熱を外部に放出するための放熱部１９とを含む冷却機構素子を備えた半導体装置を構成する。 （もっと読む）

過電圧クランプ構造および過電圧クランプ構造を形成する方法が提供される。いくつかの実施形態において、過電圧クランプ構造は、基板（７０８）と、基板の上に配置されるボンドパッド（７００）と、ボンドパッドの下の基板に形成されるプレーナー高電圧ＭＯＳデバイス（１００ｃ）とを含む。高電圧ＭＯＳデバイス（１００ｃ）は、基板に形成される井戸（１００、１１５）と、井戸に形成されるドープされた浅い領域（１３０、１３５、１４０、１４５）と、井戸の上に配置されるゲート（１６０）とを含み得る。いくつかの実施形態において、クランプ構造は、第１のスナップバック後にソフトな故障の漏れを示さず、デバイスエリアを有意に減少させながら、ＥＳＤロバストネスを大幅に延ばす。
（もっと読む）

【課題】ｎ型ＭＯＳデバイス（ＮＭＯＳ）の電子の移動度の向上、およびｐ型ＭＯＳデバイス（ＰＭＯＳ）のホールの移動度の向上した半導体装置および製造方法の提供。
【解決手段】（１）選択的に蒸着されたシリコン材料が、第１の領域における傾斜シリコンゲルマニウム基板材料の格子面間隔より小さい、シリコン材料の格子面間隔によって引き起こされる引っ張り歪を経験するべく、傾斜シリコンゲルマニウム基板の第１の領域上に選択的に蒸着されたシリコン材料のＮＭＯＳチャンネル、および（２）選択的に蒸着されたシリコンゲルマニウム材料が、第２の領域における傾斜シリコンゲルマニウム基板の格子面間隔よりも大きい、選択的に蒸着されたシリコンゲルマニウム材料の格子面間隔によって引き起こされる圧縮歪を経験すべく、基板の第２の領域上に選択的に蒸着されたシリコンゲルマニウム材料のＰＭＯＳチャンネルを有する。 （もっと読む）

【課題】ＭＩＭ構造の容量素子を有する半導体装置において、容量素子の信頼性を向上させることのできる技術を提供する。
【解決手段】下部電極ＤＥと、容量絶縁膜ＣＥＬと、上部電極ＵＥとからなる容量素子において、下部電極ＤＥを、半導体基板１の主面上の絶縁膜に形成された電極溝１７ａの内部に埋め込まれた金属膜によって構成し、上部電極ＵＥを、ＴｉＮ膜（下層金属膜）２２と、ＴｉＮ膜（下層金属膜）２２上に形成されたＴｉ膜（キャップ金属膜）２３との積層膜によって構成する。 （もっと読む）

【課題】信頼性の高い半導体装置を提供し得る半導体装置の製造方法を提供することにある。
【解決手段】第２の応力膜４４に対する第２の絶縁膜４８の選択比が第１の値である第１の条件でエッチングを行うことにより、第１のコンタクトホール６０ｅを少なくとも第２の応力膜の途中まで開口し、第２のコンタクトホールを少なくとも第２の絶縁膜の途中まで開口するエッチング工程と、第２の応力膜に対する第２の絶縁膜の選択比が第１の値より大きい第２の値である第２の条件でエッチングを行うことにより、第１のコンタクトホールにより第２の応力膜４４を貫き、第２のコンタクトホールにより第２の絶縁膜及び第１の絶縁膜４０を貫くエッチング工程と、更なるエッチングを行い、第１のコンタクトホールをゲート配線２０まで到達させ、第２のコンタクトホールをトランジスタのソース／ドレインまで到達させる第３のエッチング工程とを有している。 （もっと読む）

【課題】短チャネル効果の発生を抑制できる半導体装置及びその製造方法の提供。
【解決手段】本発明の半導体装置は、半導体基板１の活性領域上にゲート絶縁膜５ａを介して形成されたゲート電極１０５と、ゲート電極１０５側面を覆う第１絶縁膜サイドウォール５ｂと、ゲート電極１０５を挟んで形成されたソース領域１０８Ｓ及びドレイン領域１０８Ｄにおいて、側面が第１絶縁膜サイドウォール５ｂに接して半導体基板１上面に形成されたシリコン層１０９と、第１絶縁膜サイドウォール５ｂを介してゲート電極１０５側面と対向し、底面がシリコン層１０９上面に接して形成された第２絶縁膜サイドウォール５ｄと、シリコン層１０９内下層部に設けられたＬＤＤ不純物層１０９ａと、シリコン層１０９内上層部に設けられた高濃度不純物層１０９ｂと、ＬＤＤ不純物層１０９ａの下方、半導体基板１の表面側に形成されたポケット不純物層１０８ａとを具備する。 （もっと読む）

【課題】内部応力を有する膜を基板の裏面にのみ形成することにより、基板の反り量を抑制し、その際に基板の表面にダメージを与えず、裏面に対する成膜と表面に対するパターン形成とを一貫して行う半導体製造装置を得られるようにする。
【解決手段】基板に薬液を塗布する薬液塗布部１０２と、基板を加熱する加熱処理部１０４と、基板の表面にレジストを塗布するレジスト塗布部１０７と、そのレジストに所定のパターンを露光する露光部１０５と、そのレジストを現像することにより所定のパターンを得る現像部１０８とを備えている。薬液塗布部１０２は、基板を浮遊した状態で、基板を回転させながら基板の裏面にのみ薬液を塗布する薬液塗布手段を有し、加熱処理部１０４は、基板に熱処理を行うことにより、内部応力を有する応力印加膜を成膜する熱処理手段を有し、裏面に応力印加膜の成膜を行うことと、表面に所定のパターンを形成する処理とを一貫して行う。 （もっと読む）