【課題】ボーダレス・コンタクトを有するデュアル・ワーク・ファンクション半導体構造およびその製造方法を提供する。
【解決手段】この構造は、実質的に無キャップのゲート１０８と、無キャップのゲートに隣接する拡散部１１６への導電コンタクト１３４，１７０とを備え、導電コンタクトは、ゲートに対しボーダレスである電界効果トランジスタ（ＦＥＴ）を含むことができる。この構造は、デュアル・ワーク・ファンクション構造であるため、導電コンタクトを、無キャップゲートに電気的に接続することなく、無キャップゲート上に延長させることができる。 （もっと読む）

【課題】デュアルゲート構造及びその製造方法、デュアルゲート構造を備える半導体素子及びその製造方法を提供する。
【解決手段】半導体素子は、基板上に形成された少なくとも２つのスタックゲート構造を備える。２つのスタックゲート構造は、各々半導体層及び半導体層上に形成された金属層を備える。基板上に形成された２つのスタックゲート構造は、相異なる中間層、すなわち、２つのスタックゲートのうち１つは、オーミック層を備え、２つのスタックゲートのうち他の１つは、オーミック層を備えないことにその特徴がある。 （もっと読む）

【課題】工程数を増加させずにメタルゲート構造の加工性を向上した、４５ｎｍ世代以降のＳｏＣデバイスの製造に対応可能な半導体装置の製造方法を得る。
【解決手段】半導体基板上に高誘電率材料層を形成する高誘電率材料層形成工程と、前記高誘電率材料層上に該高誘電率材料層に接するとともに金属、金属合金、またはこれらの化合物からなる金属層を形成した後、該金属層をパターニングすることにより金属ゲート電極層を形成するゲート電極層形成工程と、前記金属ゲート電極層の側壁部にウエットエッチング耐性を有する保護膜を形成する保護膜形成工程と、前記高誘電率材料層をウエットエッチングによりパターニングして高誘電率ゲート絶縁膜を形成する高誘電率ゲート絶縁膜形成工程と、を含む。 （もっと読む）

【課題】高速化・加工容易性を同時に実現する。
【解決手段】ゲート絶縁膜２，フローティングゲート電極４，ゲート間絶縁膜１２，コントロールゲート電極７を備えるメモリセルトランジスタと、低電圧用ゲート絶縁膜６，フローティングゲート電極４，一部分を開口したゲート間絶縁膜１２，コントロールゲート電極７，第１のゲートコンタクトプラグ２６，第１のゲートコンタクトプラグ２６と接触する第１の金属サリサイド膜１１を備える低電圧トランジスタと、高電圧用ゲート絶縁膜５，フローティングゲート電極４，一部分を開口したゲート間絶縁膜１２，コントロールゲート電極７，第２のゲートコンタクトプラグ２６，第２のゲートコンタクトプラグ２６と接触する第２の金属サリサイド膜１１を備える高電圧トランジスタとを備え、金属サリサイド膜１１は、ゲートコンタクトプラグ２６直下のみに形成される不揮発性半導体記憶装置。 （もっと読む）

【課題】製造プロセスを煩雑にすることなく、閾値が異なるＭＯＳ構造のそれぞれのゲート電極に適した材料を採用して閾値を適切に制御でき、かつゲート電極からチャネル領域への拡散を顕著としない技術を提供する。
【解決手段】ＰＭＯＳトランジスタＱＰはゲート電極ＧＰ及びこれとゲート絶縁膜５を介して対峙するＮ型ウェル３１を、ＮＭＯＳトランジスタＱＮはゲート電極ＧＮ及びこれとゲート絶縁膜５を介して対峙するＰ型ウェル３２を、それぞれ有している。ゲート電極ＧＮは金属層６４２／多結晶シリコン層６３で構成される一方、ゲート電極ＧＰは金属層６４１／多結晶シリコン層６３の積層構造を備えている。金属層６４２は金属層６４１よりも薄い。 （もっと読む）

【課題】ＭＯＳトランジスタを備える半導体素子及びその製造方法を提供する。
【解決手段】第１導電型の第１チャンネルが形成される第１ＭＯＳトランジスタ、及び第１導電型とは異なる第２導電型の第２チャンネルが形成される第２ＭＯＳトランジスタを有するＣＭＯＳトランジスタを備える半導体素子において、第１ＭＯＳトランジスタは、第１ゲート絶縁膜、及び第１ゲート絶縁膜上に形成され、第１金属と第２金属との合金からなる第１金属合金層を備える第１ゲート電極を備える半導体素子である。 （もっと読む）

【課題】半導体集積回路装置の素子分離溝の幅を微細化し、それによってＭＩＳＦＥＴを微細化可能にする。
【解決手段】基板１上に、素子分離領域によって周囲を囲まれた島状の平面パターンを有する複数の活性領域が配置され、各活性領域に半導体素子が形成された半導体集積回路装置を製造するために、まず、基板１上の活性領域となる部分に窒化シリコン膜１４を形成する。窒化シリコン膜１４の側壁にサイドウォールスペーサ１６を形成し、基板１をサイドウォールスペーサ１６に対して自己整合的にエッチングして、溝２を形成する。サイドウォールスペーサ１６を除去し、基板１を熱酸化して、活性領域の周辺部の基板１の表面をラウンド加工する。溝２の内部を含む基板１上に絶縁膜を形成し、その後に窒化シリコン膜１４の上方の絶縁膜を除去して、溝２の内部に絶縁膜が埋め込まれた構成の素子分離領域を形成する。 （もっと読む）

【課題】 本発明は、耐熱性に優れた半導体装置およびその製造方法を提供することを目的とする。
【解決手段】 第１の発明の半導体装置は、第１導電型の半導体層と、第１導電型の半導体層上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成され、Ruからなる第１の金属の結晶粒および第１の金属の結晶粒の粒界に偏析したW、Ni、Mo、Rh、Pd、Re、IrおよびPtからなる群から選ばれる第２の金属を有する第１のゲート電極と、第１のゲート絶縁膜をゲート長方向に挟む第１導電型の半導体層に形成された第１のソース・ドレイン領域と、を備えることを特徴とする。 （もっと読む）

【課題】 ポリメタルゲート構造及びデュアルゲート構造のゲート電極を有する半導体装置において、ポリシリコン層中の不純物の相互拡散を防止すると共に、Ｎ型ポリメタルゲート電極とＰ型ポリメタルゲート電極の抵抗を共に低くすることが可能な半導体装置の製造方法を提供する。
【解決手段】 Ｐ型ポリメタルゲート電極１０ｐが、Ｐ型ポリシリコン層１０４ｐと、Ｐ型ポリシリコン層１０４ｐ上に不連続に配置された複数のタングステンシリサイド（ＷＳｉ_２）粒子１０５ｇからなるＷＳｉ_２層１０５と、ＷＳｉ_２層１０５の不連続部分に露出したＰ型シリコン層１０４ｐ上及びＷＳｉ_２層１０５（ＷＳｉ_２粒子１０５ｇ）表面に連続的に形成されたシリコン膜１０６と、窒化タングステン（ＷＮ）層１０７と、タングステン（Ｗ）層１０８とを備えて構成される。 （もっと読む）

【課題】工程短縮及び工程費用の減少が可能なＣＭＯＳ薄膜トランジスタ及びそれを用いたＯＥＬＤ装置の製造方法を提供する。
【解決手段】第１及び第２ＴＦＴ領域を有する基板を提供する段階と、基板上にゲート電極を形成する段階と、ゲート電極を含んだ基板全面上にゲート絶縁膜を形成する段階と、ゲート絶縁膜の所定領域上にマスクを利用して半導体層を形成する段階と、ゲート電極を利用してマスクを背面露光する段階と、背面露光されたマスクを利用して第１及び第２ＴＦＴ領域の半導体層にｎ型不純物イオンを注入してチャネル領域及びソース／ドレイン領域を形成する段階と、背面露光されたマスクの両側面を灰化する段階と、灰化されたマスクを利用して、第１及び第２ＴＦＴ領域の半導体層に低濃度不純物イオンを注入してＬＤＤ領域を形成する段階、及び第２ＴＦＴ領域の半導体層にｐ型不純物イオンを注入してソース／ドレイン領域を形成する段階と、を含む。 （もっと読む）

【課題】 ＭＩＳＦＥＴを有する半導体装置の性能を向上させる。
【解決手段】 半導体基板１のｐ型ウエル７上にゲート絶縁膜８を介してゲート電極１５が形成され、ｐ型ウエル７にはソース・ドレインとしてのｎ^＋型半導体領域３５が形成されている。ゲート電極１５の両側壁上にはオフセットスペーサ２３を介してサイドウォールスペーサ３３が形成され、サイドウォールスペーサ３３の側面３４ａには凹部３４ｂが形成されている。ゲート電極１５上およびｎ^＋型半導体領域３５上に金属シリサイド膜４３ａ，４３ｂが形成され、金属シリサイド膜４３ａはゲート電極１５の上面上だけでなく、サイドウォールスペーサ３３の側面３４ａうちの凹部３４ｂよりも上部の領域上にも延在している。金属シリサイド膜４３ｂは、ｎ^＋型半導体領域３５の上に形成されている。 （もっと読む）

【課題】ゲート電極の膜厚が厚い回路部におけるトランジスタのゲート遅延を小さくしてより高性能なトランジスタを製造する。
【解決手段】ゲート絶縁膜１１を形成し、ゲート絶縁膜１２上にゲート電極１３を形成し、ソース／ドレイン拡散層１４を形成し、各ゲート電極の側壁に窒化シリコン膜１６を形成し、全面に酸化シリコン膜１７を形成し、酸化シリコン膜１７をゲート電極１３と同じ高さまでエッチバックして表面を平坦化し、ゲート電極１３をエッチングして酸化シリコン膜１７との段差１８を形成し、段差１８をタングステン膜２０で充填し、第１回路部上に選択的にレジスト４１を形成し、レジスト４１をマスクに第２回路部におけるタングステン膜２０をエッチングして酸化シリコン膜１７との段差２１を形成し、段差２１をタングステン膜２０とは異なる材料で充填する。 （もっと読む）

【課題】ゲート電極を構成する電極金属層で第１、第２ゲート電極材料層を被覆することで、電極金属層をＣＭＰする際のガルバニック腐食を防止して信頼性の向上を図ることを可能とする。
【解決手段】溝内にゲート電極を設けたデュアルゲート構造の半導体装置１であって、第１溝２２内には、ゲート絶縁膜２４を介して、ｐ型ＭＯＳトランジスタの第１ゲート電極材料層２５と、ｎ型ＭＯＳトランジスタの第２ゲート電極材料層２７と、電極金属層２９とが形成され、第１ゲート電極材料層２５および第２ゲート電極材料層２７は電極金属層２９により第１溝２２内で被覆され、第２溝２３内には、ゲート絶縁膜２４を介して、ｎ型ＭＯＳトランジスタ３の第２ゲート電極材料層２７と、電極金属層２９とが形成され、第２ゲート電極材料層２７は電極金属層２９により第２溝２３内で被覆されている。 （もっと読む）

【課題】薄いニッケル膜を用いてシリコンゲルマニウム層をシリサイド化する場合であっても、シート抵抗の上昇や接合リーク電流の増加を抑制し得る半導体装置の製造方法を提供する。
【解決手段】半導体基板３４上にゲート電極５４ｐを形成する工程と、ゲート電極の両側の半導体基板内にソース／ドレイン拡散層６４ｐを形成する工程と、ソース／ドレイン拡散層にシリコンゲルマニウム層１００ｂを埋め込む工程と、シリコンゲルマニウム層の上部にアモルファス層１０１を形成する工程と、アモルファス層上にニッケル膜６６を形成する工程と、熱処理を行い、ニッケル膜とアモルファス層とを反応させることにより、シリコンゲルマニウム層上にシリサイド膜１０２ｂを形成する工程とを有している。 （もっと読む）

【課題】半導体と電極の金属との間に働く応力を緩和することが可能な半導体装置の製造方法を提供する。
【解決手段】本発明のＣＭＯＳ（半導体装置）の製造方法は、シリコン基板１上にゲート絶縁膜６を形成する工程と、ゲート絶縁膜６上にアモルファスシリコン層７０を形成する工程と、アモルファスシリコン層７０上にゲート電極１０を構成するルテニウム（Ｒｕ）を含むＲｕ層８を形成する工程と、アモルファスシリコン層７０とルテニウムとを反応させることにより、ゲート絶縁膜６とＲｕ層８との界面にシリコンよりもルテニウムの含有量の多いルテニウムシリサイド（Ｒｕ−Ｓｉ）層７を形成する工程とを備えている。 （もっと読む）

【課題】動作電圧の変動が少なく、正常に動作する半導体装置を提供すること。
【解決手段】表面チャネル型ｎＭＯＳＦＥＴ構造を備えたトランジスタ構造および表面チ
ャネル型ｐＭＯＳＦＥＴ構造を有備えたトランジスタ構造を有するデュアルゲート型周辺
トランジスタと、リセスチャネル構造を備えたｎＭＯＳＦＥＴ構造を有するセルトランジ
スタと、を含む半導体装置であって、前記セルトランジスタ中のゲート電極を構成するＮ
型ポリシリコン層に含まれるＮ型不純物の濃度が、略一定である半導体装置。 （もっと読む）

【課題】ＣＭＯＳ半導体装置において、ｐチャネルＭＯＳトランジスタの動作速度を向上させる。
【解決手段】第１の素子領域と第２の素子領域とを含む基板と、前記第１の素子領域上に第１のゲート絶縁膜を介して形成されたｎ型半導体材料よりなる第１のゲート電極と、前記第１の素子領域中、前記第１のゲート電極の両側に形成された一対のｎ型拡散領域と、前記第２の素子領域上に第２のゲート絶縁膜を介して形成されたｐ型半導体材料よりなる第２のゲート電極と、前記第２の素子領域中、前記第２のゲート電極の両側に形成された一対のｐ型拡散領域とよりなるＣＭＯＳ半導体装置において、前記第２の素子領域は、前記第１の素子領域のホール移動度よりも大きなホール移動度を有する。 （もっと読む）

【課題】ゲート電極材料に金属等の材料を採用したメタルゲート構造を有する半導体装置の閾値を容易に制御可能な半導体装置の製造方法を得ること。
【解決手段】半導体基板上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜に接するとともに金属、金属合金、またはこれらの化合物からなるゲート電極を、該ゲート電極の厚さを制御することにより閾値特性を制御して形成するゲート電極形成・閾値制御工程と、前記半導体基板の表層の前記ゲート絶縁膜の周辺領域に、チャネル領域を規定するように所定の間隔を隔てて一対のソース・ドレイン領域を形成する工程と、を含む。 （もっと読む）

【課題】ポリメタルゲート構造とデュアルゲート構造とを採用するＣＭＯＳ ＬＳＩにおいて、ゲート電極の一部を構成する高融点金属膜の酸化と、ゲート電極の他の一部を構成するｐ型多結晶シリコン膜中のホウ素の拡散とを共に抑制することのできるライト酸化処理技術を提供する。
【解決手段】水素ガスおよび酸素ガスと水素ガスとから触媒により合成された水蒸気を含む混合ガスを半導体ウエハ１Ａの主面に供給し、エッチングによって削られたゲート電極の端部下のゲート絶縁膜のプロファイルを改善する熱処理を、ゲート電極の一部を構成する高融点金属膜が実質的に酸化されず、かつゲート電極の他の一部を構成するｐ型多結晶シリコン膜中のホウ素がゲート酸化膜を通って基板に拡散しない低熱負荷条件下で行う。 （もっと読む）

【課題】 良好な電気的特性のトランジスタが得られるようにし、これによって半導体装置の微細化や高密度化を可能にし、さらには３次元に積み重ねることをも可能にした、半導体装置の製造方法とこの製造方法によって得られる半導体装置を提供する。
【解決手段】 基体１上に形成された結晶性半導体膜３のうち第１の部分以外の少なくとも第２の部分及び第３の部分に不純物を注入する第１の工程と、第２の部分および第３の部分にそれぞれソース及びドレインを形成する第２の工程とを備える。第２の工程において、少なくとも第２の部分および第３の部分に対して加熱処理を施すことにより、第１の部分の少なくとも一部をシードとする第２の部分及び第３の部分の固相エピタキシー過程を誘起する。 （もっと読む）