【課題】 微細化された構造において仕事関数の異なるゲート電極を同一半導体基板上に形成したＭＯＳ型半導体装置を提供する。
【解決手段】 ＭＯＳ型半導体装置の製造方法が、半導体基板に、第１および第２半導体素子形成領域を規定する工程と、半導体基板上に、ゲート絶縁膜、モリブデン膜、および窒素含有膜を順次積層する工程と、窒素含有膜からモリブデン膜に窒素を導入する工程と、窒素含有膜を選択的に除去し、第１半導体素子形成領域上に窒素含有膜を残す工程と、半導体基板上に、多結晶シリコン膜を形成する工程と、エッチングにより第１ゲート電極、第２ゲート電極を形成する工程と、第１および第２ゲート電極の側壁にサイドウォールを形成する工程と、熱処理により第２ゲート電極に含まれるモリブデン膜中の窒素を減少させて、第１ゲート電極に含まれるモリブデン膜中の窒素量との間に差異を設ける工程とを含む。 （もっと読む）

【課題】 しきい値が低い高性能の半導体装置およびその製造方法を提供する。
【解決手段】 シリコン基板１０の表面部に形成されるＣＭＯＳを備える半導体装置１において、ＰＭＯＳ１のゲート電極Ｇ４は、窒化タングステンによる表面処理を行なったタングステン上に多結晶シリコン２１を堆積させることにより形成する一方、ＮＭＯＳ１のゲート電極Ｇ２は、タングステン薄膜上にと多結晶シリコン２１を形成した後の熱処理でタングステン薄膜をタングステンシリサイド２３に反応させることにより、ゲート電極Ｇ２の仕事関数をゲート電極Ｇ４の仕事関数からシフトさせる。 （もっと読む）

半導体デバイスを作成する方法に関する。該方法は、基板上で二酸化ケイ素層に窒素を加えて窒化二酸化ケイ素層を形成することを含む。窒化二酸化ケイ素層の上に犠牲層を形成したのち、犠牲層が除去されて溝が生成される。窒化二酸化ケイ素層の上で溝の中に高誘電率ゲート誘電体層が形成され、該高誘電率ゲート誘電体層の上に金属ゲート電極が形成される。

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【課題】 素子量産能力を向上させることができ、Ｅ／Ｗサイクリング(Erase/Write cycling)及びベーク工程の際にしきい値電圧の過度なシフトを防止することができて素子の信頼性を向上させることが可能なフラッシュメモリ素子の製造方法を提供する。
【解決手段】 フラッシュメモリ素子の製造方法は、半導体基板上に酸化膜を形成する段階と、Ｎ_２ガス雰囲気でプレアニーリング工程を行う段階と、流量５〜１５ｓｌｍのＮ_２Ｏ雰囲気で１０〜６０分間メインアニーリング工程を行って前記酸化膜を窒化させ、窒化酸化膜を形成する段階と、Ｎ_２ガス雰囲気でポストアニーリング工程を行う段階とを含む。 （もっと読む）

【課題】 従来のデュアル・サリサイド処理における典型的な位置ずれの問題を克服する、新規なデュアル・サリサイド・プロセスを提供すること。
【解決手段】 相補型金属酸化膜半導体（ＣＭＯＳ）デバイスを製作する方法であって、本方法は、第１のタイプの半導体デバイス（１３０）を収容するために半導体基板（１０２）の中に第１のウェル領域（１０３）を形成するステップと、第２の半導体デバイス（１４０）を収容するために半導体基板（１０２）の中に第２のウェル領域（１０４）を形成するステップと、第１のタイプの半導体デバイス（１３０）をマスク（１１４）で遮蔽するステップと、第２のタイプの半導体デバイス（１４０）の上に第１の金属層（１１８）を堆積させるステップと、第２のタイプの半導体デバイス（１４０）の上で第１のサリサイド形成を行うステップと、マスク（１１４）を除去するステップと、第１及び第２のタイプの半導体デバイス（１３０、１４０）の上に第２の金属層（１２３）を堆積させるステップと、第１のタイプの半導体（１３０）の上で第２のサリサイド形成を行うステップとを含む。本方法は、１つのパターン形成段階しか必要とせず、また、異なるデバイスの上に異なるシリサイド材料を形成するプロセスを単純化するため、パターンの重なりを排除することができる。 （もっと読む）

【課題】 信頼性の高いフルシリサイドＭＯＳＦＥＴおよびシリサイドＭＯＳＦＥＴを従来よりも簡単に同一基板上に形成することができる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板１０上にゲート絶縁膜３０を形成し、ゲート絶縁膜上に第１のゲート電極４０および第２のゲート電極４２を形成し、第１のゲート電極および第２のゲート電極上にマスク材料９０を堆積し、第２のゲート電極を被覆したまま第１のゲート電極の上面を露出させるようにマスク材料をパターニングし、マスク材料を利用して第１のゲート電極の上部をエッチングし、マスク材料を除去し、第１のゲート電極および第２のゲート電極上に金属膜１００を堆積し、第１のゲート電極の全部および第２のゲート電極の上部をシリサイド化することを具備する。 （もっと読む）

スケーラブル論理トランジスタはドレインおよびソースのための一組のドープされた領域を有する。ゲート絶縁層は基板上でドレイン領域とソース領域の間に形成される。ゲートスタックは、ポリシリコンや金属のようなゲート層を、二つの窒化金属層の間に置くことで形成される。また、埋め込まれた金属ナノドット層を有する高Ｋ誘電率膜を、トンネル絶縁層とゲートスタックとの間に設けるようにして付加することによって、この基本的構成から互換性のある不揮発性メモリトランジスタを形成することもできる。 （もっと読む）

ポリメタルゲートを構成する高融点金属膜の洗浄工程における欠けを防止し、装置の特性を向上させ、また、洗浄効率を向上させるため、基板１上の低抵抗多結晶シリコン膜９ａ、ＷＮ膜９ｂおよびＷ膜９ｃを、窒化シリコン膜１０をマスクにドライエッチングし、これらの膜よりなるゲート電極９を形成し、ウエットハイドロゲン酸化により薄い酸化膜９ｄを形成した後、ＲＰＮ法を用いて窒化処理を行い、ゲート電極の側壁から露出したＷ膜９ｃをＷＮ膜９ｅとする。その結果、その後の洗浄工程、例えば、ｎ⁻型半導体領域１１やｐ⁻型半導体領域１２の形成時に行われる、１）レジスト膜のホトリソグラフィー工程、２）不純物の注入工程、３）レジスト膜の除去工程および４）基板表面の洗浄工程が繰り返し行われても、Ｗ膜９ｃの欠けを防止でき、また、洗浄液としてＵ洗浄液やフッ酸系の洗浄液のような強い洗浄液を用いることができる。
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【課題】 フォトリソグラフィー工程を削減するとともに、短チャネル効果によるサブスレッショルド電流を抑制する。
【解決手段】 フィールド形成用のシリコン窒化膜１０２を用いて素子分離領域１０５を形成した後、このシリコン窒化膜１０２及び半導体基板１００をパターニングすることにより、半導体基板１００に達するゲートトレンチを活性領域１０６に形成する。次に、ゲートトレンチ内にゲート電極１１４を形成した後、シリコン窒化膜１０２を除去し、これにより形成されたコンタクトホール内にコンタクトプラグを埋め込む。これにより、拡散層コンタクトパターンが不必要となるとともに、活性領域を縮小することが可能となる。しかも、ゲート電極１１４がゲートトレンチ内に埋め込まれていることから、ゲート長が拡大され、サブスレッショルド電流を抑制することが可能となる。 （もっと読む）

【課題】 本発明は、ゲート電極の空乏化を抑制すると共に、シリサイドの高抵抗化を防止することができる半導体装置及びその製造方法を提供する。
【解決手段】 ゲート絶縁膜上に、所定の半導体材料とゲルマニウムとを含む膜を形成するステップと、膜を酸化することにより、ゲート絶縁膜上に、当該膜よりもゲルマニウム濃度が高くかつ膜厚が薄い第１の膜を形成すると共に、第１の膜上に酸化膜を形成するステップと、酸化膜を除去するステップと、第１の膜上に、半導体材料を含み、第１の膜よりもゲルマニウム濃度が低い第２の膜を形成するステップと、第２の膜及び第１の膜にエッチングを行うことにより、ゲート電極を形成するステップとを備えることを特徴とする。 （もっと読む）

回路装置の作製方法を提供する。導電性にドープされたシリコンと誘電材との間に厚さ２０Å以下（または７０以下のＡＬＤサイクルで生じた厚さ）の金属含有材を形成する。導電性にドープされたシリコンとしてｎ型を用いることができ、誘電材は高ｋ誘電材を用いることができる。金属含有材は誘電層上へ直接形成でき、導電性にドープされたシリコンは金属含有材上へ直接形成できる。回路装置はコンデンサ構造体あるいはトランジスタ構造体とすることができる。回路装置がトランジスタ構造体である場合はＣＭＯＳ装置中へ組み入れることができる。本発明による種々装置はメモリ構造体中へ組み入れられる他、電子システムへも組み入れることができる。
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【課題】ＣＭＯＳトランジスタにおけるドーパントプロフィールの改善のためのシステム及び方法を提供する。
【解決手段】本発明の一実施形態によると、半導体装置を形成する方法は、半導体本体（１４）の外面上にゲートスタック（２２）を形成する段階を含む。第１及び第２の側壁本体（３４）が、ゲートスタックの対向する側に形成される。ゲートスタックのゲート導電体（２４）の外面に第１の凹部（３６ａ）が形成され、この第１の凹部が形成された後にゲートスタックの中に第１のドーパント（４０）が注入される。第１のドーパントは、第１の凹部を形成するゲートスタックの外面から内向きに拡散する。第１のドーパントは、ゲートスタックと半導体本体の間のインタフェースに向って拡散する。第１の凹部は、インタフェースにおいて第１のドーパントの濃度を増加させる。 （もっと読む）

【課題】 半導体装置が微細化しても細線効果による性能低下を抑制できる、高集積化に適した新たな３次元半導体装置及びその製造方法を提供することである。
【解決手段】 上記課題を解決した半導体装置は、半導体層中にこの半導体層表面に垂直に形成されたトレンチと、前記トレンチの側面及び底面の前記半導体層中に形成され、前記トレンチの深さ方向に形成された複数の素子分離と、前記トレンチの側面に沿って形成され、絶縁膜と電極とを備えた複数の機能素子と、前記電極に接続し、前記複数の機能素子を第１の方向に接続する第１の配線と、前記トレンチの側面及び底面の前記半導体層中に形成され、前記素子分離により分離され、前記機能素子を前記第１の方向は異なる第２の方向に電気的に接続する第２の配線とを具備する。 （もっと読む）

【課題】フォトレジスト膜の除去の際の洗浄における半導体層上のシミのない半導体装置の製造方法を提供する。
【解決手段】露出している半導体層の表面部を酸化して、アッシング酸化膜１７を形成した後、ＣＶＤ酸化膜を堆積する。ＣＶＤ酸化膜の上に形成したフォトレジスト膜９をマスクとする気相フッ酸処理により、アッシング酸化膜１７は残したままでＣＶＤ酸化膜を部分的に除去し、非シリサイド領域Ｒnsを覆う反応防止用酸化膜１８を形成する。フォトレジスト膜９を除去した後、アッシング酸化膜１７を除去し、乾燥処理を行なった後、基板上に金属膜を堆積する。そして、半導体層と金属膜との反応により、高濃度ソース・ドレイン領域１１などの半導体層の上部にシリサイド層１２を形成する。 （もっと読む）

【課題】 シリコン基板上に形成されるトランジスタの導電型によらず、移動度を向上させる。
【解決手段】 半導体装置は、シリコン基板１上にPMOSトランジスタ２と、NMOSトランジスタ３とを備えている。いずれのトランジスタも、シリコン基板１上に形成されるゲート絶縁膜４と、このゲート絶縁膜４上に形成されるゲート電極５ａ，５ｂとを有する。ゲート電極５ａ，５ｂは例えばタングステン（Ｗ）で形成されている。PMOSトランジスタ２のゲート電極５ａとNMOSトランジスタ３のゲート電極５ｂとに、互いに異なる応力を持たせる。 （もっと読む）

【課題】 フォトリソグラフィー工程を削減するとともに、活性領域の縮小により半導体装置の集積度を高める。
【解決手段】 フィールド形成用のシリコン窒化膜１０２を用いて素子分離領域１０５を形成した後、このシリコン窒化膜１０２をパターニングすることによりゲートトレンチ１１４ｂを形成する。次に、ゲートトレンチ１１４ｂ内にゲート電極材料１１１〜１１３を埋め込み、これをエッチバックした後、シリコン窒化膜１０２を除去する。そして、これにより形成されたコンタクトホール内にコンタクトプラグを埋め込む。これにより、拡散層コンタクトパターンを用いることなく、コンタクトプラグを形成できるとともに、コンタクトプラグの周縁が素子分離領域と活性領域の境界と実質的に一致することから、活性領域を縮小することが可能となる。 （もっと読む）

【課題】 半導体基板４上にシリコン酸化膜５を介して例えばゲ−ト電極２を形成するに際し、このゲ−ト電極２を複数の多結晶シリコン層６の積層体で構成する。ゲ−ト電極２の部分は、非晶質層の堆積工程とこの非晶質材料の結晶化（再結晶化）工程とを有する薄膜の製造方法により形成する。この際、１回に成膜する非晶質層の厚さが不良事象に応じて決定される臨界応力値によって規定される厚み以下であるように非晶質層の堆積を複数回に分割して行い、各非晶質層の堆積工程後毎に非晶質材料を結晶化させ、かつ非晶質層堆積工程と非晶質材料結晶化工程を繰り返すことにより必要な膜厚の多結晶層６の積層構造体を得る。
【解決手段】 半導体装置の電気特性の劣化と、層間剥離，層内での割れ等の不良を防止し、かつ多結晶材料層の積層により、所望厚さで小粒径の多結晶層が得られる。 （もっと読む）

【課題】 容量素子及びヒューズ素子を有し、フォトリソグラフィ工程を追加することなく製造可能な半導体装置を提供する。
【解決手段】 半導体基板の表面に形成された絶縁膜（５）の一部の領域上に容量素子（１０）及びヒューズ素子（２０）が配置されている。容量素子は、下部電極、容量誘電体膜、シリコンからなる第１の上部電極、及び該第１の上部電極よりも抵抗率の低い材料からなる第２の上部電極が構成される。ヒューズ素子は、下層、中層、及び上層が積層された積層構造を有する。ヒューズ素子の下層と容量素子の下部電極、中層と第１の上部電極、上層と第２の上部電極が、それぞれ同一の材料で形成され、かつ同一の厚さを有する。 （もっと読む）

【課題】 ゲート電極上に形成するコンタクトホールの底面の金属膜の表面が酸化されるのを抑制する。
【解決手段】 基板上コンタクトホール１９ａ、１９ｂと、底面に金属膜７ａを露出させたゲート電極上コンタクトホール１９ｃとを形成した後、基板上コンタクトホール１９ａ、１９ｂの底面に露出したシリコン基板１にそれぞれ不純物を注入してＮ型イオン注入層２１、Ｐ型イオン注入層２３を形成する。その後、基板上コンタクトホール１９ａ、１９ｂおよびゲート電極上コンタクトホール１９ｃが埋め込まれない膜厚で、これらのコンタクトホールの内面に金属酸化防止膜２４を形成する。そして、熱処理により不純物を活性化させた後に、それぞれのコンタクトホールの底面の金属酸化防止膜２４を除去する。
このように形成することにより、上記熱処理において金属膜７ａの表面が酸化されるのを抑制することができる。 （もっと読む）

【課題】メモリセルトランジスタと低電圧トランジスタと高電圧トランジスタのゲート電極の間に絶縁膜を埋め込むことが容易な不揮発性半導体記憶装置を提供する。
【解決手段】メモリセルトランジスタのトンネル絶縁膜１５と低電圧トランジスタの低電圧ゲート絶縁膜１４と高電圧トランジスタの高電圧ゲート絶縁膜１６を半導体基板７の上に形成する。第１のｎ型半導体膜１７をトンネル絶縁膜１５と低電圧ゲート絶縁膜１４と高電圧ゲート絶縁膜１６の上に成膜する。第１絶縁膜１９を第１のｎ型半導体膜１７の上に成膜する。第２のｎ型半導体膜２１を露出した第１の半導体膜１７と第１絶縁膜１９の上に形成する。メモリセルトランジスタの制御ゲート電極２３と低電圧トランジスタと高電圧トランジスタのゲート電極２１、２３をマスクに第２のｎ型半導体膜２１においてｎ型不純物の濃度よりｐ型不純物の濃度が低くなるようにｐ型不純物のイオン注入を行い半導体基板７内に導電型がｐ型であるソース・ドレイン領域３８を形成する。 （もっと読む）